專利名稱：一種防自激電壓輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種防自激電壓輸出電路。
背景技術(shù)：
開關(guān)電源或者D類功放輸出為數(shù)字信號，輸出級為rail-to - rail結(jié)構(gòu)，并且應(yīng)用時輸出級直接和電感或者喇叭(喇叭中有很大寄生電感)相連。由于輸出級電壓的快速跳變，在電感的作用下會產(chǎn)生很大的自激電壓，特別是在有大電流輸出的時候，自激電壓尤為明顯，這個自激電壓產(chǎn)生EMI干擾，并且容易損壞芯片。輸出級的rail-to-rail結(jié)構(gòu)是大功率的P型場效應(yīng)管(PMOS)和N型場效應(yīng)管(NMOS)作為開關(guān)推挽輸出結(jié)構(gòu)，為防止大功率開關(guān)管交替開關(guān)時產(chǎn)生巨大的脈沖電流(glitch)，所以在控制兩個開關(guān)管時先將其中一個關(guān)掉再將另一個打開，即break-before-make,這個過程中存在一個死區(qū)(dead zone),即有段短暫時間PMOS和NMOS同時處于關(guān)斷狀態(tài)，在這期間與輸出級相連的電感失去了延續(xù)電流的通路，由于電感的電流慣性作用，使得輸出接點產(chǎn)生高于電源或者低于地的電壓，這就是自激電壓。要抑制自激電壓的產(chǎn)生就要盡量消除死區(qū)時間，也就是去掉break-before-make控制，但若沒有break-before-make控制就會產(chǎn)生從電源到地的glitch電流,這將影響電源電壓的穩(wěn)定，甚至?xí)p壞電源。本發(fā)明旨在消除這兩點之間的矛盾，既要防止巨大的glitch電流的產(chǎn)生又要抑制自激電壓。

發(fā)明內(nèi)容
由于現(xiàn)有技術(shù)的上述問題，本發(fā)明提出一種防自激電壓輸出電路，其可以有效的解決現(xiàn)有技術(shù)的上述問題，實現(xiàn)防止巨大的脈沖電流的產(chǎn)生，又可抑制自激電壓的目的。本發(fā)明通過以下技術(shù)方案解決上述問題
一種防自激電壓輸出電路，包括
第一輸出級功率開關(guān)管，用于打開或關(guān)斷從電源到電壓輸出端的通路，其一端連接驅(qū)動級上拉管和第一、第二鉗位管以及第一反饋體，另一端連接第二輸出級功率開關(guān)管，其第三端連接電壓輸入端；
第二輸出級功率開關(guān)管，用于打開或關(guān)斷從電壓輸出端到地的通路，其另一端連接驅(qū)動級下拉管及第一、第二鉗位管以及第二反饋體，其第三端接地，且一電壓輸出端同時與第一輸出級功率開關(guān)管和第二輸出級功率開關(guān)管相連；
驅(qū)動級上拉管，用于將第一、第二輸出級功率開關(guān)管的柵端電壓拉高到電源電壓，其一端連接一電壓輸入端，另一端連接第一第二鉗位管、第一反饋體和第一輸出級功率開關(guān)管，其第三端連接第一開關(guān)控制信號；
驅(qū)動下拉管，其用于將第一、第二輸出級功率開關(guān)管的柵端電壓拉低到地，其一端與第一第二鉗位管、第二反饋體和第二輸出級功率開關(guān)管相連，另一端接地，其第三端連接第二開關(guān)控制信號；
第一鉗位管，用于在第一輸出級功率開關(guān)管柵端電壓被持續(xù)拉高的過程中對第二輸出級功率開關(guān)管柵端電壓的嵌位，從而控制輸出級的脈沖電流，其第三端連接一電壓；
第二鉗位管，用于在第二輸出級功率開關(guān)管柵端電壓被持續(xù)拉低的過程中對第一輸出級功率開關(guān)管柵端電壓的嵌位，從而控制輸出級的脈沖電流，其并聯(lián)于第一鉗位管的兩端，且其第三端連接一電壓；
第一反饋體，用于實現(xiàn)從電壓輸出端到第一輸出級功率開關(guān)管柵端電壓的反饋控制，其并聯(lián)于第一輸出級功率開關(guān)管的兩端，其第三端接地，其第四端連接第三開關(guān)控制信號;
第二反饋體，用于實現(xiàn)從電壓輸出端到第二輸出級功率開關(guān)管柵端電壓的反饋控制，其并聯(lián)與第二輸出級功率開關(guān)管的兩端，其第三端連接一電壓輸入端，其第四端連接第四開關(guān)控制信號。 作為本發(fā)明的進一步特征，第一反饋體和第二反饋體均由反饋管和反饋控制開關(guān)串聯(lián)組成。作為本發(fā)明的進一步特征，第一輸出及功率開關(guān)管、驅(qū)動級上拉管、第二鉗位管、第二反饋體的反饋管、第二反饋管的反饋控制開關(guān)依次為第一 P型場效應(yīng)管、第二 P型場效應(yīng)管、第三P型場效應(yīng)管、第四P型場效應(yīng)管、第五P型場效應(yīng)管；第二輸出及功率開關(guān)管、驅(qū)動級下拉管、第一鉗位管、第一反饋體的反饋管、第一反饋管的反饋控制開關(guān)依次為第一 N型場效應(yīng)管、第二 N型場效應(yīng)管、第三N型場效應(yīng)管、第四N型場效應(yīng)管、第五N型場效應(yīng)管。作為本發(fā)明的進一步特征，第一 P型場效應(yīng)管的源極連接一電壓輸入端，其柵極連接第二 P型場效應(yīng)管的漏極和第三P型場效應(yīng)管的源極，其漏極連接一電壓輸出端及第一 N型場效應(yīng)管的漏極；第二 N型場效應(yīng)管的漏極連接第一 N型場效應(yīng)管的柵極和第三N型場效應(yīng)管的源極，其源極接地且其柵極連接第二開關(guān)控制信號；第二 P型場效應(yīng)管的柵極連接第一開關(guān)控制信號，其源極連接一電壓輸入端，其漏極與第三N型場效應(yīng)管的漏極相連；第三P型場效應(yīng)管的源極和漏極分別連接第一 P型場效應(yīng)管的柵極和第一 N型場效應(yīng)管的柵極，其柵極和第三N型場效應(yīng)管的柵極分別連接一電壓輸入端；第五N型場效應(yīng)管的漏極與第一 P型場效應(yīng)管的柵極相連，其柵極連接一第三開關(guān)控制信號，其源極連接第四N型場效應(yīng)管的漏極，該第四N型場效應(yīng)管的柵極與第一 P型場效應(yīng)管的漏極和電壓輸出端相連，其源極接地；第四P型場效應(yīng)管的源極連接一電壓輸入端，其柵極連接電壓輸出端和第一 N型場效應(yīng)管的漏極，其漏極連接第五P型場效應(yīng)管的源極，且該第五P型場效應(yīng)管的柵極連接第四開關(guān)控制信號，其漏極與第一 N型場效應(yīng)管的柵極相連。作為本發(fā)明的進一步特征，第三P型場效應(yīng)管柵極連接的電壓輸入端的電壓用以下公式表示
Vp= Vdd-2X (Vthp+ Vsatp)，其中Vdd為電源電壓，Vthp為第三P型場效應(yīng)管的閾值電壓，Vsatp為第三P型場效應(yīng)管的過驅(qū)動電壓。作為本發(fā)明的進一步特征，第三N型場效應(yīng)管柵極連接的電壓輸入端的電壓用以下公式表示Vn=2X (Vthn+ Vsatn)，其中Vthn為第三N型場效應(yīng)管的閾值電壓，Vsatn為第三N型場效應(yīng)管的過驅(qū)動電壓。
作為本發(fā)明的進一步特征，第一開關(guān)控制信號、第二開關(guān)控制信號、第三開關(guān)控制信號、第四開關(guān)控制信號按照第三控制信號、第一控制信號、第四控制信號、第二控制信號的順序進行。由于使用了上述技術(shù)手段，本發(fā)明的優(yōu)點如下本發(fā)明精確的控制P型場效應(yīng)管和N型場效應(yīng)管的控制電壓時序，使得P型場效應(yīng)管的關(guān)斷和N型場效應(yīng)管打開，或者P型場效應(yīng)管的打開和N型場效應(yīng)管關(guān)斷有著極端時間的交疊，這樣既消除了死區(qū)時間同時避免了大的脈沖電流。


圖I為本發(fā)明的結(jié)構(gòu)示意 圖2為本發(fā)明的輸出級和驅(qū)動級電路圖；
圖3為本發(fā)明的時序控制電路 圖4為本發(fā)明的開關(guān)控制信號時序 圖5為本發(fā)明的輸出級和驅(qū)動級各節(jié)點信號波形。圖中1，第一輸出及功率開關(guān)管；2，第二輸出級功率開關(guān)管；3，驅(qū)動上拉管；4，驅(qū)動下拉管；5，第一鉗位管；6，第二鉗位管；7，第一反饋體；8，第二反饋體；9，反饋控制開關(guān)；10，反饋管；11，電壓輸出端；12，第一開關(guān)控制信號；13，第二開關(guān)控制信號；14，第三控制開關(guān)信號；15，第四開關(guān)控制信號
具體實施例方式 下面結(jié)合具體實施方式
，詳細描述本發(fā)明。結(jié)合圖I所示，為本發(fā)明的結(jié)構(gòu)示意圖，一種防自激電壓輸出電路，包括第一輸出級功率開關(guān)管1，用于打開或關(guān)斷從電源到電壓輸出端11的通路，其一端連接驅(qū)動級上拉管3和第一鉗位管5，另一端連接第二輸出級功率開關(guān)管2，其第三端連接一電壓輸出端11 ;
第二輸出級功率開關(guān)管2，用于打開或關(guān)斷從電壓輸出端11到地的通路，其另一端連接驅(qū)動級下拉管4及第一鉗位管5，其第三端接地，且電壓輸出端11同時與第一輸出級功率開關(guān)管I和第二輸出級功率開關(guān)管2相連；
驅(qū)動級上拉管3，用于將第一輸出級功率開關(guān)管I、第二輸出級功率開關(guān)管2的柵端電壓拉高到電源電壓，其一端連接一電壓輸入端11，另一端連接第一鉗位管5，其第三端連接第一開關(guān)控制信號(I) 12 ;
驅(qū)動下拉管4，其用于將第一輸出級功率開關(guān)管I、第二輸出級功率開關(guān)管2的柵端電壓拉低到地，其一端與第一鉗位管5相連，另一端接地，其第三端連接第二開關(guān)控制信號(￠2) 13 ；
第一鉗位管5，用于在第一輸出級功率開關(guān)管I柵端電壓被持續(xù)拉高的過程中對第二輸出級功率開關(guān)管2柵端電壓的嵌位，從而控制輸出級的脈沖電流，其第三端連接一電壓Vn ；
第二鉗位管6，用于在第二輸出級功率開關(guān)管2柵端電壓被持續(xù)拉低的過程中對第一輸出級功率開關(guān)管I柵端電壓的嵌位，從而控制輸出級的脈沖電流，其并聯(lián)于第一鉗位管5的兩端，且其第三端連接一電壓Vp ；第一反饋體7，用于實現(xiàn)從電壓輸出端到第一輸出級功率開關(guān)管I柵端電壓的反饋控制，使得電壓輸出端11電壓變高之后將第一輸出級功率開關(guān)管I柵端電壓快速拉到地，從而使第一輸出級功率開關(guān)管I達到最強驅(qū)動能力，電壓輸出端11電壓也快速升高，其并聯(lián)于第一輸出級功率開關(guān)管I的兩端，其第三端接地，其第四端連接第三開關(guān)控制信號(小3)14 ；
第二反饋體8，用于實現(xiàn)從電壓輸出端11到第二輸出級功率開關(guān)管2柵端電壓的反饋控制，其并聯(lián)與第二輸出級功率開關(guān)管2的兩端，其第三端連接一電壓輸入端11，其第四端連接第四開關(guān)控制信號(￠4) 15。其中，第一反饋體7和第二反饋體8均由反饋管10和反饋控制開關(guān)9串聯(lián)組成。第一輸出及功率開關(guān)管I、驅(qū)動級上拉管3、第二鉗位管6、第二反饋體8的反饋管10、第二反饋管8的反饋控制開關(guān)9依次為第一 P型場效應(yīng)管PM0S1、第二 P型場效應(yīng)管PM0S2、第三P型場效應(yīng)管PM0S3、第四P型場效應(yīng)管PM0S4、第五P型場效應(yīng)管PM0S5 ;第二 輸出及功率開關(guān)管2、驅(qū)動級下拉管4、第一鉗位管5、第一反饋體7的反饋管10、第一反饋管7的反饋控制開關(guān)9依次為第一 N型場效應(yīng)管NM0S1、第二 N型場效應(yīng)管NM0S2、第三N型場效應(yīng)管NM0S3、第四N型場效應(yīng)管NM0S4、第五N型場效應(yīng)管NM0S5。結(jié)合圖2和圖3所述，其具體的連接關(guān)系為，PMOSl的源極連接一電壓輸入端，其柵極連接PM0S2的漏極和NM0S3的漏極，其漏極連接一電壓輸出端11及NMOSl的漏極；NM0S2的漏極連接NMOSl的柵極和NM0S3的源極，其源極接地且其柵極連接第二開關(guān)控制信號(￠2) 13 ； PM0S2的柵極連接第一開關(guān)控制信號(￠1) 12，其源極連接一電壓輸入端，其漏極與NM0S3的漏極相連；PM0S3的源極和漏極分別連接PMOSl的柵極和NMOSl的柵極，其柵極和NM0S3的柵極分別連接一電壓輸入端；NM0S5的漏極與PMOSl的柵極相連，其柵極連接一第三開關(guān)控制信號(0 3) 14，其源極連接NM0S4的漏極，該NM0S4的柵極與PMOSl的漏極和電壓輸出端相連，其源極接地；PM0S4的源極連接一電壓輸入端，其柵極連接電壓輸出端11和NMOSl的源極，其漏極連接PM0S5的源極，且該PM0S5的柵極連接第四開關(guān)控制信號(￠4) 15，其漏極與NMOSl的柵極相連。其中，PM0S3柵極連接的電壓輸入端的電壓Vp=電源電壓Vdd-2 (PM0S3閾值電壓Vthp+ PM0S3過驅(qū)動電壓)；NM0S3柵極連接的電壓輸入端的電壓Vn=2 (NM0S3閾值電壓Vthn+ NM0S3過驅(qū)動電壓)。圖2中Vgp和Vgn分別為PMOSl和NMOSl的柵端電壓；in為輸入信號。工作原理為假設(shè)輸入的信號in初始值為low，根據(jù)圖3中電路的邏輯關(guān)系可知，小1、$2、$3、￠4也為low，于是PM0S2為導(dǎo)通狀態(tài)，NM0S2為關(guān)斷狀態(tài)，Vgp和Vgn最終將約等于電源電壓Vdd，PMOSl關(guān)斷而NMOSl導(dǎo)通，電壓輸出端11 (out)輸出電壓為low。當(dāng)輸入信號in從low上升為high時，如圖4所示，四個開關(guān)控制信號按照第三控制信號小3、第一控制信號0 I、第四控制信號￠4、第二控制信號￠2的順序進行，依次變?yōu)閔igh，NM0S5先導(dǎo)通，然后PM0S2關(guān)斷，接著PM0S5也關(guān)斷，最后NM0S2導(dǎo)通，于是Vgn從Vdd逐漸往下降，這個過程具體為一開始，Vgp Vgn Vdd,由于Vn=2 (Vthn+Vsatn)〈Vgn,所以NM0S3處于關(guān)斷狀態(tài)；而 Vp=Vdd-2 (Vthp+Vsatp)，PM0S3 柵源電壓差為 | Vgs (Mp3) | =Vdd_Vp=2 (Vthp+Vsatp) >Vthp,PM0S3管處于導(dǎo)通狀態(tài),于是Vgp和Vgn—起往下降。當(dāng)Vgp降到低于Vp+Vthp時，I Vgs (Mp3) I〈Vthp,這時 PMOS 3 管關(guān)斷，Vgp 保持不變，Vgp=Vdd-(Vthp+2Vsatp),此時PMOS I由關(guān)斷狀態(tài)進入弱導(dǎo)通狀態(tài)，流過PMOS I的電流為Ip=gm(Mpl)*(2Vsatp)，但此時的Mnl管還處于強導(dǎo)通狀態(tài)，Ip〈In,所以電壓輸出端11 (out)輸出電壓仍為low。當(dāng)Vgn下降到低于Vn-Vthn時,NMOS 3開始導(dǎo)通,這時Vgn=Vn_Vthn=Vthn+2Vsatn,于是NMOS I管由強導(dǎo)通進入弱導(dǎo)通，In=gm(Mnl)*(2Vsatn)，與此同時，PMOS I管柵端開始通過NMOS 3管放點，Vgp又重新開始下降，Mpl管由弱導(dǎo)通狀態(tài)逐漸轉(zhuǎn)為強導(dǎo)通，而NMOS I管則由弱導(dǎo)通逐漸轉(zhuǎn)為關(guān)斷狀態(tài)，Ip>In，電壓輸出端11 (out)輸出電壓變?yōu)閔igh，同時，反饋管NMOS 4導(dǎo)通，NMOS 4和NMOS 5形成通路將Vgp快速拉低至0，最后使得PMOS I完全導(dǎo)通狀態(tài)，至此一個完整的跳變完成，這個過程中沒有出現(xiàn)死區(qū)時間，從電源到地最大的glitch電流為2gm(Mpl)*Vsatp和2gm(Mnl)*Vsatn中的較大者。同樣，輸出從high變?yōu)閘ow的過程與上述原理相同，完整過程如圖5所示。 應(yīng)理解，這些實施方式僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍。此外應(yīng)理 解，在閱讀了本發(fā)明講授的內(nèi)容之后，本領(lǐng)域技術(shù)人員可以對本發(fā)明作各種改動或修改，這些等價形式同樣落于本申請所附權(quán)利要求書所限定的范圍。
權(quán)利要求
1.一種防自激電壓輸出電路，其特征在于，包括 第一輸出級功率開關(guān)管，用于打開或關(guān)斷從電源到電壓輸出端的通路，其一端連接驅(qū)動級上拉管和第一鉗位管，另一端連接第二輸出級功率開關(guān)管，其第三端連接一電壓輸出端; 所述第二輸出級功率開關(guān)管，用于打開或關(guān)斷從所述電壓輸出端到地的通路，其另一端連接驅(qū)動級下拉管及所述第一鉗位管，其第三端接地，且一電壓輸出端同時與所述第一輸出級功率開關(guān)管和第二輸出級功率開關(guān)管相連； 所述驅(qū)動級上拉管，用于將所述第一、第二輸出級功率開關(guān)管的柵端電壓拉高到電源電壓，其一端連接一電壓輸入端，另一端連接所述第一鉗位管，其第三端連接第一開關(guān)控制信號; 所述驅(qū)動下拉管，其用于將所述第一、第二輸出級功率開關(guān)管的柵端電壓拉低到地，其一端與所述第一鉗位管相連，另一端接地，其第三端連接第二開關(guān)控制信號； 所述第一鉗位管，用于在所述第一輸出級功率開關(guān)管柵端電壓被持續(xù)拉高的過程中對所述第二輸出級功率開關(guān)管柵端電壓的嵌位，從而控制輸出級的脈沖電流，其第三端連接一電壓; 所述第二鉗位管，用于在所述第二輸出級功率開關(guān)管柵端電壓被持續(xù)拉低的過程中對所述第一輸出級功率開關(guān)管柵端電壓的嵌位，從而控制輸出級的脈沖電流，其并聯(lián)于所述第一鉗位管的兩端，且其第三端連接一電壓； 第一反饋體，用于實現(xiàn)從所述電壓輸出端到所述第一輸出級功率開關(guān)管柵端電壓的反饋控制，其并聯(lián)于所述第一輸出級功率開關(guān)管的兩端，其第三端接地，其第四端連接第三開關(guān)控制信號； 第二反饋體，用于實現(xiàn)從所述電壓輸出端到所述第二輸出級功率開關(guān)管柵端電壓的反饋控制，其并聯(lián)與所述第二輸出級功率開關(guān)管的兩端，其第三端連接一電壓輸入端，其第四端連接第四開關(guān)控制信號。
2.根據(jù)權(quán)利要求I所述的防自激電壓輸出電路，其特征在于所述第一反饋體和所述第二反饋體均由反饋管和反饋控制開關(guān)串聯(lián)組成。
3.根據(jù)權(quán)利要求2所述的防自激電壓輸出電路，其特征在于所述第一輸出及功率開關(guān)管、驅(qū)動級上拉管、第二鉗位管、第二反饋體的反饋管、第二反饋管的反饋控制開關(guān)依次為第一 P型場效應(yīng)管、第二 P型場效應(yīng)管、第三P型場效應(yīng)管、第四P型場效應(yīng)管、第五P型場效應(yīng)管；所述第二輸出及功率開關(guān)管、驅(qū)動級下拉管、第一鉗位管、第一反饋體的反饋管、第一反饋管的反饋控制開關(guān)依次為第一 N型場效應(yīng)管、第二 N型場效應(yīng)管、第三N型場效應(yīng)管、第四N型場效應(yīng)管、第五N型場效應(yīng)管。
4.根據(jù)權(quán)利要求3所述的防自激電壓輸出電路，其特征在于 所述第一 P型場效應(yīng)管的源極連接一電壓輸入端，其柵極連接所述第二 P型場效應(yīng)管的漏極和所述第三N型場效應(yīng)管的漏極，其漏極連接一電壓輸出端及第一 N型場效應(yīng)管的漏極； 所述第二 N型場效應(yīng)管的漏極連接所述第一 N型場效應(yīng)管的柵極和所述第三N型場效應(yīng)管的源極，其源極接地且其柵極連接第二開關(guān)控制信號； 所述第二 P型場效應(yīng)管的柵極連接第一開關(guān)控制信號，其源極連接一電壓輸入端，其漏極與所述第三N型場效應(yīng)管的漏極相連； 所述第三P型場效應(yīng)管的源極和漏極分別連接所述第一 P型場效應(yīng)管的柵極和所述第一 N型場效應(yīng)管的柵極，其柵極和所述第三N型場效應(yīng)管的柵極分別連接一電壓輸入端； 所述第五N型場效應(yīng)管的漏極與所述第一 P型場效應(yīng)管的柵極相連，其柵極連接一第三開關(guān)控制信號，其源極連接所述第四N型場效應(yīng)管的漏極，該第四N型場效應(yīng)管的柵極與所述第一 P型場效應(yīng)管的漏極和電壓輸出端相連，其源極接地； 所述第四P型場效應(yīng)管的源極連接一電壓輸入端，其柵極連接所述電壓輸出端和所述第一 N型場效應(yīng)管的漏極，其漏極連接所述第五P型場效應(yīng)管的源極，且該第五P型場效應(yīng)管的柵極連接第四開關(guān)控制信號，其漏極與所述第一 N型場效應(yīng)管的柵極相連。
5.根據(jù)權(quán)利要求4所述的防自激電壓輸出電路，其特征在于所述第三P型場效應(yīng)管柵極連接的電壓輸入端的電壓用以下公式表示 Vp= Vdd-2X (Vthp+ Vsatp)，其中Vdd為電源電壓，Vthp為所述第三P型場效應(yīng)管的閾值電壓，Vsatp為所述第三P型場效應(yīng)管的過驅(qū)動電壓。
6.根據(jù)權(quán)利要求4所述的防自激電壓輸出電路，其特征在于所述第三N型場效應(yīng)管柵極連接的電壓輸入端的電壓用以下公式表示Vn=2X (Vthn+ Vsatn),其中Vthn為所述第三N型場效應(yīng)管的閾值電壓，Vsatn為所述第三N型場效應(yīng)管的過驅(qū)動電壓。
7.根據(jù)權(quán)利要求I所述的防自激電壓輸出電路，其特征在于所述第一開關(guān)控制信號、第二開關(guān)控制信號、第三開關(guān)控制信號、第四開關(guān)控制信號按照第三控制信號、第一控制信號、第四控制信號、第二控制信號的順序進行。
全文摘要
本發(fā)明公開一種防自激電壓輸出電路，第一、第二輸出級功率開關(guān)管相連，第一輸出級功率開關(guān)管另一端與驅(qū)動上拉管相連，第二輸出級功率開關(guān)管與驅(qū)動下拉管相連，驅(qū)動上拉管與驅(qū)動下拉管通過第一鉗位管相連，第二鉗位管并聯(lián)于第一鉗位管上，第一鉗位管和第二鉗位管各連接一電壓，驅(qū)動上拉管及驅(qū)動下拉管分別連接第一、第二開關(guān)控制信號，由反饋管和反饋控制開關(guān)串聯(lián)成的第一、第二反饋體分別并聯(lián)于第一、第二輸出級功率開關(guān)管的兩端，且反饋控制開關(guān)上分別相應(yīng)的設(shè)有第三開關(guān)控制信號、第四開關(guān)控制信號，第二輸出級功率開關(guān)管、驅(qū)動級下拉管及第一反饋體的反饋管接地，第一輸出級功率開關(guān)管、驅(qū)動級上拉管和第二反饋體的反饋管連接一電壓輸入端。
文檔編號H02M1/32GK102761236SQ20121026577
公開日2012年10月31日 申請日期2012年7月30日 優(yōu)先權(quán)日2012年7月30日
發(fā)明者張遠斌, 鞠建宏 申請人:帝奧微電子有限公司