一種用于集成電路的rc觸發(fā)式esd保護(hù)電路的制作方法
【專利摘要】一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，屬于電子【技術(shù)領(lǐng)域】。本發(fā)明通過電容和電阻組成的RC串聯(lián)電路觸發(fā)開啟PMOS管，電流拉升了電位點（109）的電位，從而開啟NMOS管并降低電位點（109）的電位，最終形成正反饋以保證觸發(fā)電路（103）的輸出為高電位。本發(fā)明只需要5～15ns的RC觸發(fā)時間，相對于傳統(tǒng)觸發(fā)電路的200ns的RC觸發(fā)時間，電容和電阻值降低為原來的十分之一左右，也即觸發(fā)電路的版圖面積減小為原來的十分之一左右。另外，還可以通過調(diào)節(jié)PMOS管（107）的寬長比以及第二電阻（205）的大小來調(diào)節(jié)電位點（110）的輸出電壓，從而調(diào)節(jié)ESD鉗位器件（104）的ESD電流的泄放能力。
【專利說明】—種用于集成電路的RC觸發(fā)式ESD保護(hù)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子【技術(shù)領(lǐng)域】,涉及半導(dǎo)體集成電路芯片的靜電釋放(ElectrostaticDischarge，簡稱為ESD)保護(hù)電路技術(shù)，尤指一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。
【背景技術(shù)】
[0002]在集成電路生產(chǎn)、封裝、測試、存放、搬運(yùn)過程中，靜電放電作為一種不可避免的自然現(xiàn)象而普遍存在。隨著集成電路工藝特征尺寸的減小和各種先進(jìn)工藝的發(fā)展，集成電路被ESD現(xiàn)象損毀的情況越來越普遍，有關(guān)研究調(diào)查表明，集成電路失效產(chǎn)品的30%都是由于遭受靜電放電現(xiàn)象所引起的。因此，使用高性能的ESD防護(hù)器件對集成電路電路加以保護(hù)顯得十分重要。
[0003]隨著集成電路工藝特征尺寸的減小和各種先進(jìn)工藝的發(fā)展，特別是深亞微米的工藝中，依靠鉗位器件的反偏PN節(jié)擊穿的傳統(tǒng)ESD保護(hù)結(jié)構(gòu)已經(jīng)很難滿足ESD的設(shè)計要求，而通過RC觸發(fā)電路來開啟ESD鉗位器件的方法則能有效的保護(hù)集成電路。
[0004]圖1是傳統(tǒng)用于集成電路的RC觸發(fā)式ESD保護(hù)電路，包括:RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括電阻105、電容106、PM0S管107和NMOS管108。電阻105和電容106串聯(lián)后的電阻端接VDD電源線101，其電容端接VSS電源線102 ;電阻105和電容106的連接點109接PMOS管107柵極和NMOS管108的柵極，PMOS管107的源極接VDD電源線101，NMOS管108的源極接VSS電源線102，PMOS管107的漏極和NMOS管108的漏極互連并接ESD鉗位器件104的控制端，鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。
[0005]該RC觸發(fā)式ESD保護(hù)電路的工作原理為:RC觸發(fā)電路103內(nèi)由電阻105和電容106構(gòu)成的RC串聯(lián)電路的時間常數(shù)設(shè)計在0.1?lus，在不上電的情況下，ESD脈沖沒有加在電源線101和102之間時，電位點109的電位為0，當(dāng)VDD電源線101端出現(xiàn)一正ESD脈沖時，由于ESD電壓具有很快的上升速度(其上升時間約在5?15ns)，電位點109的電壓因RC延遲效應(yīng)無法跟得上101端的ESD電壓上升速度，因此電位點109的低電位導(dǎo)致PMOS管107和NMOS管108構(gòu)成的反相器的輸出端110的電位藉由101上的ESD電壓而上升到高電位。而電位點110的高電位會觸發(fā)ESD鉗位器件104，從而旁通掉ESD電流。而在正常的工作條件下，VDD電源線101外加一固定的工作電壓，在開機(jī)時，VDD電源線101的電壓是從OV逐漸上升到5V的，但是由于VDD電源線101的電壓上升時間約Ims左右，而RC觸發(fā)電路的時間常數(shù)設(shè)計為0.1?lus，因此電位點109的電壓跟得上101端工作電壓上升速度，則反相器不會開啟，電位點110保持低電位，從而不會開啟ESD鉗位器件，不會影響內(nèi)部電路的正常工作。
[0006]該觸發(fā)電路雖然能很好的開啟ESD鉗位器件，以泄放ESD電流，但是帶來的副作用也是很明顯的，由于RC觸發(fā)電路的RC時間常數(shù)(即RC觸發(fā)時間)需要設(shè)計在0.1?Iys范圍內(nèi)，常用的典型值是200ns，因此就需要很大電阻和電容(比如2pF的電容和100K歐的電阻)，這往往就需要很大的版圖面積，增加設(shè)計成本。
【發(fā)明內(nèi)容】

[0007]本發(fā)明針對常規(guī)用于集成電路的RC觸發(fā)式ESD保護(hù)電路中RC觸發(fā)電路的RC時間常數(shù)偏大，需要較大的電阻和電容，從而導(dǎo)致RC觸發(fā)式ESD保護(hù)電路占用芯片面積過大的技術(shù)問題，提供一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。該RC觸發(fā)式ESD保護(hù)電路具有RC時間常數(shù)更小，無需較大電阻和電容的優(yōu)勢，從而使得RC觸發(fā)式ESD保護(hù)電路占用芯片面積大大降低，最終達(dá)到降低集成電路成本的目的。
[0008]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:
[0009]一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，如圖2所示，包括:RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括兩個電阻105和205、一個電容106、一個PMOS管107和一個NMOS管108。第一電阻105和電容106串聯(lián)后的電阻端接VDD電源線101，其電容端接VSS電源線102 ;第一電阻105和電容106的連接點109接PMOS管107的柵極和NMOS管108的漏極，PMOS管107的源極接VDD電源線101，NMOS管108的源極接VSS電源線102，PM0S管107的漏極和NMOS管108的柵極互連后的連接點110接ESD鉗位器件104的控制端的同時通過第二電阻205接VSS電源線102。鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。
[0010]本發(fā)明提供的另一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，如圖3所示，包括:RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括兩個電阻105和205、一個電容106、兩個PMOS管107和207、兩個NMOS管108和208。第一電阻105和電容106串聯(lián)后的電容端接VDD電源線101，其電阻端接VSS電源線102 ;第一電阻105和電容106的連接點109接第一 PMOS管107的漏極和第一 NMOS管108的柵極，第一 PMOS管107的源極接VDD電源線101，第一 NMOS管108的源極接VSS電源線102，第一 PMOS管107的柵極和第一 NMOS管108的漏極互連后的連接點110接第二 PMOS管207和第二 NMOS管208的柵極的同時通過第二電阻205接VDD電源線101 ;第二 PMOS管207的源極接VDD電源線101，第二 NMOS管208的源極接VSS電源線102，第二 PMOS管207的柵極和第二 NMOS管208的柵極互連后的連接點120接ESD鉗位器件104的控制端的。鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。
[0011]本發(fā)明的有益效果為，本發(fā)明提供的用于集成電路的RC觸發(fā)式ESD保護(hù)電路只需要5?15ns的RC觸發(fā)時間，相對于傳統(tǒng)觸發(fā)電路0.1?I μ s的RC觸發(fā)時間(典型值為200ns)，電容和電阻值降低為原來的十分之一左右，也即觸發(fā)電路的版圖面積減小為原來的十分之一左右。另外，方案一還可以通過調(diào)節(jié)PMOS管107 (或第一 PMOS管107)的寬長比以及第二電阻205的大小來調(diào)節(jié)電位點110的輸出電壓，從而調(diào)節(jié)ESD鉗位器件104的ESD電流的泄放能力。
【專利附圖】

【附圖說明】
[0012]圖1是傳統(tǒng)的RC觸發(fā)式ESD保護(hù)電路。
[0013]圖2是本發(fā)明提供的一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。
[0014]圖3是本發(fā)明提供的另一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路。
[0015]圖4是圖2所示用于集成電路的RC觸發(fā)式ESD保護(hù)電路在ESD條件下的模擬仿真圖。
[0016]圖5是圖2所示用于集成電路的RC觸發(fā)式ESD保護(hù)電路在正常工作條件下的模擬仿真圖。
【具體實施方式】
[0017]下面結(jié)合附圖和實施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0018]本發(fā)明提供了用于集成電路的RC觸發(fā)式ESD保護(hù)電路。該RC觸發(fā)式ESD保護(hù)電路在正常工作條件下不會影響集成電路的工作，在ESD脈沖到來時能夠及時觸發(fā)ESD鉗位器件，從而排放ESD電流，起到保護(hù)集成電路的作用。相對于傳統(tǒng)電路，該電路最大的優(yōu)點就是，觸發(fā)電路的RC時間常數(shù)(即觸發(fā)時間)小，有效的降低了電容和電阻，減小了版圖面積，從而降低整個集成電路的制造成本。
[0019]實施例1:
[0020]一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，如圖2所示，包括:RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括兩個電阻105和205、一個電容106、一個PMOS管107和一個NMOS管108。第一電阻105和電容106串聯(lián)后的電阻端接VDD電源線101，其電容端接VSS電源線102 ;第一電阻105和電容106的連接點109接PMOS管107的柵極和NMOS管108的漏極，PMOS管107的源極接VDD電源線101，NMOS管108的源極接VSS電源線102，PM0S管107的漏極和NMOS管108的柵極互連后的連接點110接ESD鉗位器件104的控制端的同時通過第二電阻205接VSS電源線102。鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。
[0021]工作原理:
[0022]如圖4所示，為本例觸發(fā)電路在ESD脈沖條件下的模擬仿真圖，X軸表示時間，Y軸表不電壓。本仿真米用上升時間為IOns,脈沖時間為220ns的電壓源模擬ESD脈沖。從圖中可以看出，當(dāng)VDD電源線101端外加電壓時，由于RC時間延遲，電位點109的電壓上升要慢于電源線101電壓的上升，使得PMOS管107的柵源電壓Vgs逐漸減小，當(dāng)Vgs小于PMOS管107的閾值電壓Vt時，PMOS管107開啟，電流經(jīng)過第二電阻205流入VSS電源線102，從而抬高了電位點110的電壓；當(dāng)電位點110的電壓大于NMOS管108的閾值電壓時，NMOS管108開啟，電流從第一電阻105流過，從而拉低電位點109的電壓并保證PMOS管107處于開啟狀態(tài)，最終形成正反饋以保證電位點110的高電位并開啟ESD鉗位器件104,達(dá)到泄放ESD電流的目的。通過仿真結(jié)果分析可知，該發(fā)明中由第一電阻105和電容106構(gòu)成的RC觸發(fā)結(jié)構(gòu)的觸發(fā)時間只要大于ESD脈沖的上升時間(5?15ns)，就可以保證RC觸發(fā)電路103電路在ESD條件下能夠有效的觸發(fā)ESD鉗位器件104，從而起到保護(hù)集成電路的目的。而RC觸發(fā)電路103的RC時間常數(shù)只需要IOns左右，相對于傳統(tǒng)電路200ns觸發(fā)時間，觸發(fā)電路的版圖面積減小為原來的約十分之一。
[0023]如圖5所示，為本例觸發(fā)電路在正常工作條件下的模擬仿真圖，X軸表示時間，Y軸表示電壓。本仿真采用上升時間為lms，脈沖時間為22ms的電壓源模擬正常工作電壓。從圖中可以看出，由于RC觸發(fā)電路103的時間常數(shù)遠(yuǎn)小于工作電壓的上升時間，所以當(dāng)VDD電源線101端外加正常工作電壓時，電位點209的電壓完全與VDD電源線101等電位，PMOS管107的柵源電壓Vgs為0V,即PMOS管107處于關(guān)斷狀態(tài)，電位點110的電位幾乎與VSS電源線102相同，保證了 ESD鉗位器件104處于關(guān)斷狀態(tài)，不會影響集成電路的工作。
[0024]實施例2:
[0025]本發(fā)明提供的另一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，如圖3所示，包括:RC觸發(fā)電路103和ESD鉗位器件104。觸發(fā)電路103包括兩個電阻105和205、一個電容106、兩個PMOS管107和207、兩個NMOS管108和208。第一電阻105和電容106串聯(lián)后的電容端接VDD電源線101，其電阻端接VSS電源線102 ;第一電阻105和電容106的連接點109接第一 PMOS管107的漏極和第一 NMOS管108的柵極，第一 PMOS管107的源極接VDD電源線101，第一 NMOS管108的源極接VSS電源線102，第一 PMOS管107的柵極和第一 NMOS管108的漏極互連后的連接點110接第二 PMOS管207和第二 NMOS管208的柵極的同時通過第二電阻205接VDD電源線101 ;第二 PMOS管207的源極接VDD電源線101，第二 NMOS管208的源極接VSS電源線102，第二 PMOS管207的柵極和第二 NMOS管208的柵極互連后的連接點120接ESD鉗位器件104的控制端的。鉗位器件104的高壓端接VDD電源線101，鉗位器件104的低壓端接VSS電源線102。
[0026]本例與實施例1的工作原理相同，不同之處是電位點110輸出的是低電位，加上由第二 PMOS管207和第二 NMOS管208組成的反相器后，電位點120輸出電位是高電位，從而開啟ESD鉗位器件104，保證集成電路不會被ESD損壞。
【權(quán)利要求】
1.一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，包括:RC觸發(fā)電路(103)和ESD鉗位器件(104);觸發(fā)電路(103)包括兩個電阻(105和205)、一個電容(106)、一個PMOS管(107)和一個NMOS管(108);第一電阻(105)和電容(106)串聯(lián)后的電阻端接VDD電源線(101)，其電容端接VSS電源線(102);第一電阻(105)和電容(106)的連接點(109)接PMOS管(107)的柵極和NMOS管(108)的漏極，PMOS管(107)的源極接VDD電源線(101)，NMOS管(108)的源極接VSS電源線(102)，PMOS管(107)的漏極和NMOS管(108)的柵極互連后的連接點(110)接ESD鉗位器件(104)的控制端的同時通過第二電阻(205)接VSS電源線(102);鉗位器件(104)的高壓端接VDD電源線(101 )，鉗位器件(104)的低壓端接VSS電源線(102)。
2.一種用于集成電路的RC觸發(fā)式ESD保護(hù)電路，包括:RC觸發(fā)電路(103)和ESD鉗位器件(104);觸發(fā)電路(103)包括兩個電阻(105和205)、一個電容(106)、兩個PMOS管(107和207)、兩個NMOS管(108和208);第一電阻(105)和電容(106)串聯(lián)后的電容端接VDD電源線(101)，其電阻端接VSS電源線(102);第一電阻(105)和電容(106)的連接點(109)接第一 PMOS管(107)的漏極和第一 NMOS管(108)的柵極，第一 PMOS管(107)的源極接VDD電源線(101 )，第一 NMOS管(108)的源極接VSS電源線(102)，第一 PMOS管(107)的柵極和第一 NMOS管(108)的漏極互連后的連接點(110)接第二 PMOS管(207)和第二 NMOS管(208)的柵極的同時通過第二電阻(205)接VDD電源線(101);第二 PMOS管(207)的源極接VDD電源線(101 )，第二 NMOS管(208)的源極接VSS電源線(102)，第二 PMOS管(207)的柵極和第二 NMOS管(208)的柵極互連后的連接點(120)接ESD鉗位器件(104)的控制端的；鉗位器件(104)的高壓端接VDD電源線(101)，鉗位器件(104)的低壓端接VSS電源線(102)。
3.根據(jù)權(quán)利要求1所述的用于集成電路的RC觸發(fā)式ESD保護(hù)電路，其特征在于，所述ESD鉗位器件(104)為襯底觸發(fā)的SCR器件或常規(guī)NMOS器件。
【文檔編號】H02H9/02GK103915828SQ201410127313
【公開日】2014年7月9日 申請日期:2014年3月31日 優(yōu)先權(quán)日:2014年3月31日
【發(fā)明者】喬明, 馬金榮, 齊釗, 石先龍, 曲黎明, 張波 申請人:電子科技大學(xué)