專利名稱：鎖相環(huán)控制電路和所用的控制方法
技術領域：
本發(fā)明涉及一種用于數(shù)字振蕩頻率控制的PLL(鎖相環(huán))控制電路和所用的控制方法。
在外差式接收機這樣的通信單元中，本機振蕩器執(zhí)行混頻操作，以獲得與所要的接收信號頻率有固定頻率差的中頻信號。另外，這樣得到的中頻信號在高增益的中頻放大器中被放大，以實現(xiàn)高的接收靈敏度。為達到此目的，通常把PLL用作本機振蕩器。
圖5是PLL電路的現(xiàn)有技術例子的方框圖。

圖10是普通數(shù)字便攜式電話的幀時序。如圖10所示，在數(shù)字便攜式電話中設置接收信道。多個周邊信道和一發(fā)射信道以固定周期從一個切換到另一個上。在此情況下，PLL輸出頻率也要切換。
在這種情況下，PLL輸出頻率在頻率切換時，應以短的時間引入。現(xiàn)在將參考圖5介紹現(xiàn)有技術的PLL控制電路，假定PLL輸出頻率為例如接收信道時間680MHz周邊信道時間690MHz發(fā)射信道時間740MHz圖5所示的PLL電路是一種典型的電路，包括基準頻率振蕩器101、壓控制振蕩器(VCO)102、用于將兩個振蕩器101和102的輸出分別分頻的變頻分頻器104和105、用于對變頻分頻器104和105的輸出進行相位比較的相位比較器106、與相位比較器106的輸出側(cè)連接的電荷泵107、用于對電荷泵107的輸出濾波并將濾波后的輸出反饋至VCO102的低通濾波器103。上述元件構(gòu)成了典型的PLL。PLL控制電路還包括用于變頻分頻器104和105的串聯(lián)-并聯(lián)(S/P)轉(zhuǎn)換器110、用于控制S/P轉(zhuǎn)換器110的并聯(lián)-串聯(lián)(P/S)轉(zhuǎn)換器111、中央處理單元(CPU)113以及定時器電路112。上述各電路單元對于本領域的技術人員是公知的，在此不再說明。
基準振蕩器101的基準頻率假設為14.4MHz，然后，當VCO102的輸出頻率在接收信道時間設為680MHz時，相位比較器106的相位比較頻率為200KHz；變頻分頻器104的分頻數(shù)為14.4MHz/200KHz=72；和變頻分頻器105的分頻數(shù)為680MHz/200KHz=3400。
當VCO102的輸出頻率在周邊信道時間設為690MHz時，相位比較器106的相位比較頻率為200KHz；變頻分頻器104的分頻數(shù)為14.4MHz/200KHz=72；和變頻分頻器105的分頻數(shù)為690MHz/200KHz=3450。
當VCO102的輸出頻率在發(fā)射信道時間設為740MHz時，相位比較器106的相位比較頻率為160KHz變頻分頻器104的分頻數(shù)為14.4MHz/160KHz=90；和變頻分頻器105的分頻數(shù)為690MHz/160KHz=4625。
下面參考圖7的流程圖對在順序指定如圖10所示的時間表中上述設置的操作加以說明。圖7是圖5所示的CPU113的控制程序的流程圖。圖6顯示了串行數(shù)據(jù)的格式。串行數(shù)據(jù)由“D00”至“D16”構(gòu)成，其以二進制數(shù)的形式指定了變頻分頻器104和105的分頻數(shù)。
參考圖7的流程圖，在步驟S1，CPU113等待112的中斷。當收到112的中斷信號時，CPU113確定中斷的類型。具體地說，在步驟S2，CPU113檢驗中斷類型是否為“A”。當是“A”時，CPU執(zhí)行步驟S3至步驟S5。更具體地說，當中斷類型是“A”時，與接收信道時間的頻率設置相應，CPU用圖6中的“D00”=“0”的格式設置變頻分頻器104的分頻數(shù)(步驟S3)。然后，CPU等待P/S轉(zhuǎn)換器111的串行輸出結(jié)束(步驟S4)。接著CPU用圖6中的“D00”=“1”的格式設置變頻分頻器105的分頻數(shù)(步驟S5)。
當在步驟S2確定中斷類型不是“A”時，CPU執(zhí)行步驟S6，檢驗中斷類型是否為“B”。當是“B”時，CPU執(zhí)行步驟S7至步驟S9，以在圖10所示的周邊信道時間設置頻率。更具體地說，在步驟S7，CPU用圖6中的“D00”=“0”的格式設置變頻分頻器104的分頻數(shù)。然后，在步驟S8，CPU等待P/S轉(zhuǎn)換器111的串行輸出結(jié)束。接著在步驟S9，CPU用圖6中的“D00”=“1”的格式設置變頻分頻器105的分頻數(shù)。
最后，當在步驟S6確定中斷類型不是“B”時，CPU執(zhí)行步驟S10，檢驗中斷類型是否為“C”。當是“C”時，CPU執(zhí)行步驟S11至步驟S13，以在圖10所示的發(fā)射信道時間設置頻率。更具體地說，在步驟S11，CPU用圖6中的“D00”=“0”的格式設置變頻分頻器104的分頻數(shù)。然后，在步驟S12，CPU等待P/S轉(zhuǎn)換器111的串行輸出結(jié)束。接著在步驟S13，CPU用圖6中的“D00”=“1”的格式設置變頻分頻器105的分頻數(shù)。
上述現(xiàn)有技術的問題將結(jié)合從發(fā)射信道切換至接收信道的情況加以說明。
在發(fā)射信道時間，變頻分頻器104的分頻數(shù)設為90，從而其輸出頻率為14.4MHz/90=160KHz。變頻分頻器105的分頻數(shù)設為4625，則可控制PLL使變頻分頻器104的輸出頻率等于變頻分頻器105的輸出頻率(160KHz)。VCO102的頻率是160KHz×4625=740MHz。
為了將頻率切換至接收信道頻率，變頻分頻器104的分頻數(shù)設為72，從而其輸出頻率為14.4MHz/72=200KHz。變頻分頻器105的分頻數(shù)仍設為4625，則可控制PLL使其輸出頻率達到20KHz×4625=925MHz。然后，變頻分頻器105的分頻數(shù)設為3400。此時并且僅當此時，PLL電路被控制為使VCO102的輸出頻率是200KHz×3400=680MHz。
在上述切換PLL電路的輸出頻率的過程中，通過將頻率從740MHz轉(zhuǎn)換為680MHz，該頻率先是由740MHz切換為925MHz，再切換至680MHz。這樣就有一個問題，即從頻率切換操作開始直到獲得所要的頻率為止，需要一定的時間。
此外，從圖7的流程圖中明顯可見，CPU113需要復雜的控制，在PLL電路的輸出頻率切換上的操作負擔時相當大的。
圖8是顯示另一個現(xiàn)有技術的PLL控制電路的框圖；圖9是該例子的操作流程圖。圖8與圖5相類似。因此，相類同的部件用相同的標號來表示，并且下面將主要說明該例子與前一例子的不同之處。圖8所示的PLL控制電路使用一頻帶切換型的VCO202，其能夠被CPU113進行頻帶切換。這種VCO202經(jīng)常在振蕩頻帶較寬的情況下采用。在這種情況下，在設置變頻分頻器105的輸出頻率之后，從CPU113的一個端口提供一個用于切換VCO202頻帶的信號。
圖8所示的PLL控制電路的操作示于圖9的流程圖。在該圖中，步驟S20至24、步驟S26至步驟S29以及步驟S31至步驟S34分別與圖7中的步驟S1至S5、步驟S6至步驟S9以及步驟S10至步驟S13相應。該例子的不同點在于，當中斷類型分別確定為“A”、“B”和“C”時，分別執(zhí)行設置VCO202的控制輸出的步驟S25、步驟S30和步驟S35。為達此目的，PLL電路在VCO202的頻帶切換之后執(zhí)行引入操作，這樣就造成一個問題，就是使頻率穩(wěn)定還需要一定的時間。
本發(fā)明的一個目的是提供一種PLL控制電路，在頻率切換時，其輸出頻率在較短的時間內(nèi)達到所需的頻率，還提供一種控制該電路的方法。
根據(jù)本發(fā)明的第一方面，提供了一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器(VCO)，用于輸出其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出饋送至VCO，其中PLL控制電路還含有至少一個寄存器，用于保存變頻分頻器的分頻數(shù)。
根據(jù)本發(fā)明的第二方面，提供了一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器(VCO)，用于輸出其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至VCO，其中變頻分頻器的分頻數(shù)是由寄存器同時設置的。
根據(jù)本發(fā)明的第三方面，提供了一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器(VCO)，用于輸出一其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至VCO，其中PLL控制電路還含有至少一個寄存器，用于保存變頻分頻器的分頻數(shù)，以及定時器電路，用于確定變頻分頻器分頻數(shù)的切換定時。
根據(jù)本發(fā)明的第四方面，提供了一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器(VCO)，用于輸出一其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，用于分別將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至VCO，其中變頻分頻器的分頻數(shù)是由寄存器同時設置的，而且PLL電路還含有定時器電路，用于確定變頻分頻器分頻數(shù)的切換定時。
提供與第一和第二變頻分頻器相應的兩個寄存器。設置多個寄存器來保存串行數(shù)據(jù)，該串行數(shù)據(jù)用于將變頻分頻器的分頻數(shù)切換至不同的值。定時器電路根據(jù)PLL的基準頻率振蕩器工作。PLL控制電路還包括被定時器電路控制的CPU，該定時器電路可以在讀取保存在用于保存串行數(shù)據(jù)的寄存器中的內(nèi)容之后產(chǎn)生CPU的中斷。
根據(jù)本發(fā)明的其它方面，提供了一種PLL的控制方法，該PLL中分別用于將基準頻率振蕩器和壓控振蕩器輸出分頻的變頻分頻器的輸出在相位比較器中進行比較，該控制方法用于將變頻分頻器的分頻數(shù)切換至不同的值，其中變頻分頻器的分頻數(shù)被保存分頻數(shù)的寄存器同時切換至連續(xù)不同的值。
本發(fā)明的其它目的和特點將通過結(jié)合附圖所作的說明而得到更好地理解。
圖1是顯示根據(jù)本發(fā)明第一實施例的PLL控制電路的方框圖；圖2顯示的是圖1中串行數(shù)據(jù)的數(shù)據(jù)格式；圖3是圖1中CPU113的流程圖；圖4是顯示根據(jù)本發(fā)明第二實施例的PLL控制電路的方框圖；圖5是顯示現(xiàn)有技術例的PLL控制電路的方框圖；圖6顯示的是圖5中串行數(shù)據(jù)的數(shù)據(jù)格式；圖7是圖5所示PLL控制電路的CPU控制流程圖8是另一個現(xiàn)有技術PLL控制電路的方框圖；圖9是圖8中根據(jù)現(xiàn)有技術的PLL控制電路的操作流程圖；圖10顯示了常用數(shù)字移動電話機的幀時序。
以下將參考附圖對本發(fā)明的優(yōu)選實施例進行說明。
圖1是根據(jù)本發(fā)明PLL控制電路的第一實施例的方框圖。在該電路中，與上述現(xiàn)有技術中的元件相同的元件用相同的參考序號表示。
PLL控制電路的這個實施例的下列部分與現(xiàn)有技術的電路相同基準頻率振蕩器101、VCO102、變頻分頻器104和105、相位比較器106、電荷泵107、低通濾波器103、S/P轉(zhuǎn)換器110、P/S轉(zhuǎn)換器111、CPU113以及定時器電路112。此外，該PLL控制電路還包括連接在S/P電路110與變頻分頻器104之間的寄存器108和109、以及分別與P/S轉(zhuǎn)換器111、定時器電路112和CPU113相連的寄存器114、115和116。
因此，圖1所示的PLL電路的特征在于，它含有寄存器108和109(它們保存了變頻分頻器104的分頻數(shù))，以及寄存器114、115和116(它們是頻率指定所必需的)。以下將主要聯(lián)系到作為新元件的寄存器108、109和114至116對圖1所示PLL控制電路的操作特性進行說明。
為了對PLL電路的輸出頻率進行切換，變頻分頻器104和105的分頻數(shù)被在同一時間上重寫。為達到此目的，寄存器114至116以在定時器電路112中預設的時序?qū)⑺鼈兊妮敵鰯?shù)據(jù)順序提供給P/S轉(zhuǎn)換器111。在數(shù)據(jù)輸出完成后，定時器電路112向CPU113產(chǎn)生一個中斷。
現(xiàn)在將對圖1所示PLL電路的結(jié)構(gòu)和操作進行詳細說明。首先說明的是它的結(jié)構(gòu)?；鶞暑l率振蕩器101通常是一個晶體振蕩器，它能以精確的頻率(例如14.4 MHz)振蕩?；鶞暑l率振蕩器101的輸出被提供給變頻分頻器104，它主要用作定時器電路112的時鐘。變頻分頻器104用指定的(可編程的)分頻因子對基準頻率振蕩器101的頻率進行分頻，并將經(jīng)分頻的頻率提供給相位比較器106。在本實施例中，當分頻因子被設定為72和90時，變頻分頻器104可分別提供200kHz和160MHz的輸出頻率。
VCO102是一個可根據(jù)低通濾波器103的輸出電壓而提供輸出頻率的振蕩器。VCO102將其輸出提供給變頻分頻器105。本實施例中，VCO102以680至768MHz的頻率進行振蕩。變頻分頻器105用指定的分頻因子對VCO102的頻率進行分頻，并將經(jīng)分頻的頻率提供給相位比較器106。本實施例中所采用的分頻因子，其范圍在3400至3775以及4625至4800之間。變頻分頻器105既可以是一個整數(shù)分頻器也可是一個分數(shù)分頻器。相位比較器106可檢查出變頻分頻器105的輸出信號相位是超前還是滯后于變頻分頻器104的輸出信號相位，并可將超前/滯后的信號提供給電荷泵107。電荷泵107可根據(jù)相位比較器106所提供的超前/滯后信號而對低通濾波器103進行充電和放電。低通濾波器103則可將一與電荷泵107的充電或放電程度相關的輸出電壓提供給VCO102。上述這些元件就構(gòu)成了一個PLL。眾所周知，從VCO102的輸出中可如下獲得穩(wěn)定的頻率VCO102的輸出頻率F；基準頻率振蕩器101的輸出頻率Fr；變頻分頻器104的分頻數(shù)R；變頻分頻器105的分頻數(shù)N；并且F=(Fr/R)×N現(xiàn)在將對根據(jù)本發(fā)明的PLL控制電路進行說明。該電路的控制部分由寄存器108和109、S/P轉(zhuǎn)換器110、P/S轉(zhuǎn)換器111、定時器電路112、CPU113以及寄存器114和116組成。寄存器108的輸入與S/P轉(zhuǎn)換器110相連，其輸出與變頻分頻器104相連。類似地，寄存器109的輸入也與S/P轉(zhuǎn)換器110相連，其輸出也與變頻分頻器104相連。S/P轉(zhuǎn)換器110的輸入與P/S轉(zhuǎn)換器111相連，其輸出則與寄存器108和109以及變頻分頻器105相連。S/P轉(zhuǎn)換器110能夠接收串行數(shù)據(jù)以作為其輸入、對其數(shù)據(jù)內(nèi)容進行分析、將數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)、并將此經(jīng)轉(zhuǎn)換的并行數(shù)據(jù)提供給正確的目標。P/S轉(zhuǎn)換器111的輸入與寄存器114至116、定時器電路112以及CPU113相連，它能夠把輸入的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)并將其輸出。P/S轉(zhuǎn)換器111還能夠按定時器電路112所指定的定時輸出與寄存器114至116中的內(nèi)容相對應的串行數(shù)據(jù)。P/S轉(zhuǎn)換器111還能在從CPU113接收到數(shù)據(jù)時輸出串行數(shù)據(jù)。
寄存器114保存有從CPU113接收到的數(shù)據(jù)，并將其輸出至P/S轉(zhuǎn)換器111。還有，寄存器115也保存有從CPU113接收到的數(shù)據(jù)，并將其輸出至P/S轉(zhuǎn)換器111。另外，寄存器116也保存有從CPU113接收到的數(shù)據(jù)，并也將其輸出至P/S轉(zhuǎn)換器111。
定時器電路112接收基準頻率振蕩器101的輸出以作為時鐘，并為寄存器114至116提供預設周期或預定時間間隔，以使保存在寄存器中的數(shù)據(jù)被順序輸入P/S轉(zhuǎn)換器111。定時器電路112也與CPU113相連，而且可在寄存器116的數(shù)據(jù)輸出完成時向CPU113產(chǎn)生一個中斷。CPU113與寄存器114至116、定時器電路112以及P/S轉(zhuǎn)換器111相連，它能夠按照編程的程序來執(zhí)行一個控制操作。變頻分頻器104和105、相位比較器106、電荷泵107、寄存器108和109以及S/P轉(zhuǎn)換器110被形成于一個LSI(大規(guī)模半導體集成電路)之上，并且P/S轉(zhuǎn)換器111、定時器電路112、CPU113以及寄存器114至116也被形成于一個LSI之上。
現(xiàn)在將對圖1所示PLL控制電路的操作進行詳細說明。該PLL控制電路用于(例如)移動電話機中的本機振蕩器。如圖10所示，在一數(shù)字移動電話機中，接收信道、周邊信道以及發(fā)射信道被以一預定的周期循環(huán)切換。此時，PLL輸出頻率也應得到切換。在這種頻率切換中，使PLL的輸出頻率在一很短的時間周期內(nèi)被引入(或被穩(wěn)定住)是十分主要的。例如，在接收信道時間上、周邊信道時間上和發(fā)射信道時間上PLL的輸出頻率分別被設為680、690和740 MHz。
然后，當VCO102的輸出頻率在接收信道時間被設定為680 MHz時相位比較器106的相位比較頻率為200kHz；變頻分頻器104的分頻數(shù)為14.4MHz/200kHz=72；并且變頻分頻器105的分頻數(shù)為680MHz/200kHz=3400。
當VCO102的輸出頻率在周邊信道時間上被設定為690MHz時相位比較器106的相位比較頻率為200kHz；變頻分頻器104的分頻數(shù)為14.4MHz/200kHz=72；并且變頻分頻器105的分頻數(shù)為690MHz/200kHz=3450。
當VCO102的輸出頻率被在發(fā)射信道時間上設定為740MHz時相位比較器106的相位比較頻率為160kHz；變頻分頻器104的分頻數(shù)為14.4MHz/160kHz=90；并且變頻分頻器105的分頻數(shù)為740MHz/160kHz=4652。
現(xiàn)在將參考圖3所示CPU113的控制流程，對在圖10所示時間表中順序指定上述設定數(shù)據(jù)的操作進行說明。圖2顯示出了串行數(shù)據(jù)的數(shù)據(jù)格式。在步驟A1中，CPU113將“72”寫入寄存器108以作為分頻數(shù)數(shù)據(jù)。在寫入的數(shù)據(jù)被設計成與圖2所示格式相符時，它被表達為“000000000100100000”。此數(shù)據(jù)被送至P/S轉(zhuǎn)換器111。P/S轉(zhuǎn)換器111將接收到的數(shù)據(jù)作為串行數(shù)據(jù)而提供給S/P轉(zhuǎn)換器110。由于“D01”-“D00”=“00”，所以接收到上述串行數(shù)據(jù)的S/P轉(zhuǎn)換器110將把“0000000001001000”(即，分頻數(shù)的數(shù)字部分)寫入寄存器108。
在其后的步驟A2中，CPU 113將“90”寫入寄存器109以作為分頻數(shù)數(shù)據(jù)。在寫入的數(shù)據(jù)被設計成與圖2所示格式相符時，它被表達為“000000000101101010”。此數(shù)據(jù)被送至P/S轉(zhuǎn)換器111。P/S轉(zhuǎn)換器111將接收到的數(shù)據(jù)作為串行數(shù)據(jù)而提供給S/P轉(zhuǎn)換器110。由于“D01”-“D00”為“10”，所以接收到上述串行數(shù)據(jù)的S/P轉(zhuǎn)換器110將把“0000000101011010”(即，分頻數(shù)的數(shù)字部分)寫入寄存器109。
在接下來的步驟A3中，CPU113等待定時器電路112發(fā)出一個中斷。當收到此中斷時(YES)，CPU113將執(zhí)行步驟A4以把預設在接收信道時間上的數(shù)據(jù)寫入寄存器114。在寫入的數(shù)據(jù)被設計成與圖2所示格式相符時，它被表達為“000011010100100001”。
在其后的步驟A5中，CPU113將預設在周邊信道時間上的數(shù)據(jù)寫入寄存器115。在寫入的數(shù)據(jù)被設計成與圖2所示格式相符時，它被表達為“000011010111101001”。在其后的步驟A6中，CPU113將預設在發(fā)射信道時間上的數(shù)據(jù)寫入寄存器116。在寫入的數(shù)據(jù)被設計成與圖2所示格式相符時，它被表達為“000100100001000111”。
現(xiàn)在將對在根據(jù)定時器電路112所提供的時間表的定時上寄存器114至116中數(shù)據(jù)的順序輸出操作進行說明。與圖10所示周期相符的定時數(shù)據(jù)已被預先寫入定時器電路112。定時器電路112讀出寄存器114中的數(shù)據(jù)，并將讀出的數(shù)據(jù)作為串行數(shù)據(jù)經(jīng)P/S轉(zhuǎn)換器111提供給S/P轉(zhuǎn)換器110。由于“D01”-“D00”=“01”，所以接收到此串行數(shù)據(jù)的S/P轉(zhuǎn)換器110將把“0000110101001000”(即，分頻數(shù)的數(shù)字部分)設定進變頻分頻器105，并同時將寄存器108中的數(shù)據(jù)設定進變頻分頻器104。這些數(shù)據(jù)如下變頻分頻器104的分頻數(shù)為72，和變頻分頻器105的分頻數(shù)為3400。
通過按照上述內(nèi)容對變頻分頻器104和變頻分頻器105的分頻數(shù)進行同時設定，就可避免在現(xiàn)有技術中當單獨設定周期時產(chǎn)生頻率跳躍的情況，因此就可在一很短的時間周期內(nèi)從發(fā)射信道時間頻率(例如740MHz)切換至接收信道時間頻率(例如680MHz)。
然后，在到達預定時間后，定時器電路112將讀出寄存器115中的數(shù)據(jù)，并將讀出的數(shù)據(jù)作為串行數(shù)據(jù)經(jīng)P/S轉(zhuǎn)換器111提供給S/P轉(zhuǎn)換器110。由于“D01”-“D00”=“01”，所以接收到此串行數(shù)據(jù)的S/P轉(zhuǎn)換器110將把“0000110101111010”(即，分頻數(shù)的數(shù)字部分)設定進變頻分頻器105，并同時將寄存器108中的數(shù)據(jù)設定進變頻分頻器104。這些數(shù)據(jù)如下變頻分頻器104的分頻數(shù)為72，和變頻分頻器105的分頻數(shù)為3400。
在下一個定時上，定時器電路112讀出寄存器116中的數(shù)據(jù)，并將讀出的數(shù)據(jù)作為串行數(shù)據(jù)經(jīng)P/S轉(zhuǎn)換器111提供給S/P轉(zhuǎn)換器110。由于“D01”-“D00”=“11”，所以接收到此串行數(shù)據(jù)的S/P轉(zhuǎn)換器110將把“00001001000010001”(即，分頻數(shù)的數(shù)字部分)設定進變頻分頻器105，并同時將寄存器109中的數(shù)據(jù)設定進變頻分頻器104。這些數(shù)據(jù)如下變頻分頻器104的分頻數(shù)為90，和變頻分頻器105的分頻數(shù)為4625。
通過按照上述內(nèi)容對變頻分頻器104和變頻分頻器105的分頻數(shù)進行同時設定，就可避免在現(xiàn)有技術中當單獨設定周期時產(chǎn)生頻率跳躍的情況，因此就可在一很短的時間周期內(nèi)從周邊信道時間頻率(例如690MHz)切換至發(fā)射信道時間頻率(例如740MHz)。當寄存器116的數(shù)據(jù)輸出完成時，定時器電路112將向CPU113產(chǎn)生一個中斷。
圖4是根據(jù)本發(fā)明PLL控制電路的第二實施例的框圖。為方便起見，該圖中與圖1所示PLL控制電路中類似的元件被用類似的參考序號表示?，F(xiàn)在將主要聯(lián)系與圖1所示第一實施例的差別而對本實施例進行說明。
圖4所示的PLL控制電路使用了一個帶有頻帶切換端的VCO202，且其S/P轉(zhuǎn)換器210能夠?qū)⒁活l帶切換信號提供給VCO 202。而它的其余部分則與圖1所示的PLL以及PLL控制電路的控制部分完全相同，與圖1所示的情況一樣，也包含有寄存器108、109以及114至116。
在VCO202具有一寬振蕩頻帶的情況下，通過在一諧振器的每個頻帶上對其諧振頻帶進行切換，就有可能獲得一寬帶振蕩。當使用這種VCO202時，需對每個頻帶在頻帶控制端加載一個“L”(低)或“H”(高)電壓。因此，S/P轉(zhuǎn)換器210提供一個控制信號以用于對VCO202的振蕩頻帶進行切換。
在圖4所示的PLL控制電路中，VCO202在接收信道時間上和周邊信道時間上的振蕩頻率為680至755MHz，其在發(fā)射信道時間上的振蕩頻率為740至768MHz。當圖2所示串行數(shù)據(jù)格式中的“D00”為“1”時，則接收/周邊信道時間上的R位是“0”，而發(fā)射信道時間上的R位則是“1”。S/P轉(zhuǎn)換器210接收此串行數(shù)據(jù)，并在當“D00”=“1”時，將R位為“0”的“L”輸出提供給VCO202。S/P轉(zhuǎn)換器210還在對變頻分頻器104和105分頻數(shù)進行重寫的同時，將R位為“1”的“H”輸出提供給VCO202。
從以上說明中可以看出，與現(xiàn)有技術所用的系統(tǒng)相比，本發(fā)明在輸出頻率切換時間上的頻率引入時間得到了較大的縮減。這是因為通過同時對兩個變頻分頻器的分頻數(shù)進行切換使臨時頻率跳躍的產(chǎn)生得到防止的緣故。還有，通過允許同時對PLL中的VCO輸出頻率進行切換，就可防止在較寬頻帶中對輸出頻率進行切換而產(chǎn)生的臨時頻率跳躍問題。
另外，根據(jù)本發(fā)明，由于CPU的控制工作十分簡單，從而可以減輕CPU的負荷并可減低電流消耗。這是因為CPU的操作由于寄存器的預先準備而得到了簡化的緣故，這一點可從圖3與圖7或圖9的對比中明顯看出。
對本領域的技術人員來說，可以對本發(fā)明的結(jié)構(gòu)進行改動，而且很明顯可以在不脫離本發(fā)明范圍的情況下對其做出各種修改和實施。上述文字說明和附圖僅起到了說明性的作用。因此上述說明的意圖應被認為是說明性的而不是限制性的。
權利要求
1．一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器，用于輸出其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出饋送至壓控振蕩器，其中PLL控制電路還含有至少一個寄存器，用于保存變頻分頻器的分頻數(shù)。
2．一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器，用于輸出其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至壓控振蕩器，其中變頻分頻器的分頻數(shù)是由寄存器同時設置的。
3．一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器，用于輸出一其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，分別用于將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至壓控振蕩器，其中PLL控制電路還含有至少一個寄存器，用于保存變頻分頻器的分頻數(shù)，以及定時器電路，用于確定變頻分頻器分頻數(shù)的切換定時。
4．一種PLL控制電路，包括基準頻率振蕩器，用于以基準頻率振蕩，壓控振蕩器，用于輸出一其頻率與控制電壓相應的輸出信號，第一和第二變頻分頻器，用于分別將基準頻率振蕩器和壓控振蕩器的輸出分頻，相位比較器，用于對兩個變頻分頻器的輸出進行相位比較，低通濾波器，用于對相位比較器的輸出濾波并將濾波后的輸出送至壓控振蕩器，其中變頻分頻器的分頻數(shù)是由寄存器同時設置的，而且PLL控制電路還含有定時器電路，用于確定變頻分頻器分頻數(shù)的切換定時。
5．根據(jù)權利要求1至4任一項所述的PLL控制電路，其中設置了與第一和第二變頻分頻器相應的兩個寄存器。
6．根據(jù)權利要求1至4任一項所述的PLL控制電路，其中設置多個寄存器來保存串行數(shù)據(jù)，該串行數(shù)據(jù)用于將變頻分頻器的分頻數(shù)切換至不同的值。
7．根據(jù)權利要求3或4所述的PLL控制電路，其中定時器電路根據(jù)PLL的基準頻率振蕩器工作。
8．根據(jù)權利要求3或4所述的PLL控制電路，其中PLL控制電路還包括被定時器電路控制的CPU，該定時器電路可以在讀取保存在用于保存串行數(shù)據(jù)的寄存器中的內(nèi)容之后產(chǎn)生CPU的中斷。
9．一種PLL的控制方法，在該PLL中，分別用于將基準頻率振蕩器和壓控振蕩器輸出分頻的變頻分頻器的輸出在相位比較器中進行比較，該控制方法用于將變頻分頻器的分頻數(shù)切換至不同的值，其中變頻分頻器的分頻數(shù)被保存分頻數(shù)的寄存器同時切換至連續(xù)不同的值。
全文摘要
在PLL中,變頻分頻器104和105分別將基準頻率振蕩器101和VCO102的輸出分頻。其輸出在相位比較器106進行相位比較。變頻分頻器104和105的分頻數(shù)根據(jù)寄存器108和109的輸出以及S/P轉(zhuǎn)換器110的輸出被同時切換。寄存器114至116中的串行數(shù)據(jù)在定時器電路112預設的時刻通過P/S轉(zhuǎn)換器111被送至S/P轉(zhuǎn)換器110。這樣PLL控制電路和PLL控制方法就可以縮短在切換PLL輸出頻率時由于跳頻而引起的頻率引入時間。
文檔編號H03L7/16GK1286531SQ0012280
公開日2001年3月7日 申請日期2000年8月25日 優(yōu)先權日1999年8月25日
發(fā)明者臼井久芳 申請人:日本電氣株式會社