專利名稱：數(shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電阻串?dāng)?shù)模(下文中稱為“D/A”)轉(zhuǎn)換器。
本發(fā)明設(shè)計用來提供已有技術(shù)上述問題的解決方案，而且本發(fā)明的一個目的是提供一種D/A轉(zhuǎn)換器，它能從轉(zhuǎn)換的數(shù)據(jù)中獲得具有更多比特的多比特數(shù)據(jù)而不使用更多的電阻。
發(fā)明的敘述為了實現(xiàn)上述目的，如權(quán)利要求1要求的本發(fā)明提供了一種數(shù)模轉(zhuǎn)換器，包括串聯(lián)連接的多個電阻；第1至第m個選擇裝置，根據(jù)通過將轉(zhuǎn)換的數(shù)據(jù)劃分為從數(shù)據(jù)的最高有效位到最低有效位的順序連續(xù)排列的各組n個比特獲得的各個第1至第m數(shù)據(jù)，選擇地輸出多個電阻之間的各結(jié)點電壓；和運算裝置，將從第2至第m個選擇裝置的輸出電壓減小為其1/2(m-1)n，然后將減小的電壓加到第1選擇裝置輸出的電壓上或從第1選擇裝置輸出的電壓減去減小的電壓。
根據(jù)權(quán)利要求2要求的本發(fā)明，根據(jù)權(quán)利要求1的數(shù)模轉(zhuǎn)換器特征在于第1到第m個選擇裝置包括n比特解碼器和由該解碼器的輸出導(dǎo)通和截止的2n開關(guān)裝置。
此外，根據(jù)權(quán)利要求3要求的本發(fā)明提供一種數(shù)模轉(zhuǎn)換器，包括多個串聯(lián)連接的電阻；選擇裝置，順序接收通過將轉(zhuǎn)換的數(shù)據(jù)分成從數(shù)據(jù)的最高有效位到最低有效位的順序連續(xù)安排的各組n個比特得到的第一至第m個數(shù)據(jù)，然后根據(jù)各個第一至第m個數(shù)據(jù)在多個電阻之間的各結(jié)點選擇地輸出電壓；保持裝置，保持分別與來自選擇裝置的第2至第m個數(shù)據(jù)相應(yīng)的輸出電壓；和運算裝置，將來自保持裝置的輸出電壓減小到其1/2(m-1)n，然后將減少的電壓加到對應(yīng)于第一數(shù)據(jù)的選擇裝置輸出的電壓上或者從對應(yīng)于第一數(shù)據(jù)的選擇裝置輸出的電壓減去減少的電壓。
根據(jù)權(quán)利要求4要求的本發(fā)明，根據(jù)權(quán)利要求3的數(shù)模轉(zhuǎn)換器特征在于第1至第m個選擇裝置包括n比特解碼器和由解碼器的輸出導(dǎo)通和截止的2n開關(guān)裝置。
標(biāo)號r0到r15指串聯(lián)連接的并且具有相同電阻值的電阻串。電阻r15的一端接高壓電源極VH，而電阻r0的一端接低壓電源極VL。標(biāo)號F0到F15指FET，每個FET都由解碼器1的輸出導(dǎo)通和截止。FET的F0至F15具有連接到電阻r0至r15之間各結(jié)點的源極和共同連接到運算放大器6的非反相輸入的漏極。
標(biāo)號F0a到F15a指由解碼器3的輸出導(dǎo)通和截止的FET。FET的F0a至F15a具有連到電阻r0到r15之間各結(jié)點的源極和共同連接到運算放大器7的非反相輸入的漏極。運算放大器7具有連接到其反相輸入的輸出，因此，作為具有增益1的非反相放大器運行。而且，運算放大器7的輸出經(jīng)電阻rb(電阻值15R)加到運算放大器6的反相輸入上。電阻ra(電阻值R)插在運算放大器6的輸出和其反相輸入之間，運算放大器6的輸出連接到D/A轉(zhuǎn)換器的輸出端DO。運算放大器6執(zhí)行下面等式(1)的操作，并將操作的結(jié)果提供給輸出端DO作為相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的模擬電壓Vo＝(16/15)Va-(1/15)Vb……(1)其中，Vo表示運算放大器6的輸出電壓，Va表示運算放大器6的非反相輸入的電壓，而Vb表示運算放大器7的輸出電壓。
在上述D/A轉(zhuǎn)換器中，當(dāng)轉(zhuǎn)換的數(shù)據(jù)是“00000000”時，解碼4個最高有效位的解碼器1導(dǎo)通FET F0，從而，電壓VL加給運算放大器6的非反相輸入。這時，從反相電路2輸出“1111”。結(jié)果，解碼器3導(dǎo)通FET15a，從而在電阻r14和r15之間結(jié)點的電壓(VL+15v)(v在各電阻r0至r15上的電壓降的值)提供給運算放大器7的非反相輸入。簡單地說，在這種情況下，獲得電壓Va和Vb如下
Va＝VLVb＝VL+15V因而，通過將這些值代入等式(1)中，確定輸出模擬電壓Vo如下Vo＝(16/15)VL-(1/15)(VL+15v)＝VL-v類似地，可以獲得相應(yīng)于轉(zhuǎn)換的各數(shù)據(jù)的模擬電壓如下轉(zhuǎn)換的數(shù)據(jù) Va Vb Vo00000001VL VL+14v VL-(14/15)v00000010VL VL+13v VL-(13/15)v00010000VL+vVL+15v VL+(1/15)v00010001VL+vVL+14v VL+(2/15)v00100000VL+2v VL+15v VL+(17/15)v圖2表示轉(zhuǎn)換的上述數(shù)據(jù)和模擬輸出電壓之間的關(guān)系。
這樣，根據(jù)上述實施例，可能使用傳統(tǒng)上要求的將4個比特數(shù)據(jù)轉(zhuǎn)換為模擬電壓的16個電阻將8個比特的數(shù)據(jù)轉(zhuǎn)換為模擬電壓。通常，可以使用傳統(tǒng)上要求的將n個比特數(shù)據(jù)轉(zhuǎn)換為模擬電壓的電阻轉(zhuǎn)換2n個比特數(shù)據(jù)。在這種情況下，提供了串聯(lián)連接的2n個電阻、用于n個最高有效位的2n FET和用于n個最低有效位的2n FET，而電阻rb的值設(shè)為2n-1R。
雖然在上述實施例中，轉(zhuǎn)換的數(shù)據(jù)被劃分兩組數(shù)據(jù)，而且由于均由解碼器和FET形成的許多電路以相應(yīng)于各組數(shù)據(jù)的方式安排，轉(zhuǎn)換的數(shù)據(jù)可以劃分為更多組數(shù)據(jù)，而且由于均由解碼器和FET形成的許多電路可以用相應(yīng)于各組數(shù)據(jù)的方式安排。例如，圖3表示根據(jù)本發(fā)明第二實施例的D/A轉(zhuǎn)換器，其中轉(zhuǎn)換的3n個比特數(shù)據(jù)劃分為3組n個比特數(shù)據(jù)，并且以相應(yīng)于n個最高有效位的方式安排解碼器11和2n FET的12、12…..，以相應(yīng)于n個中間有效位的方式安排反相電路14、解碼器15和FET的16、16……，和以相應(yīng)于n個最低有效位的方式安排反相電路18、解碼器19和FET的20、20……。在圖中，標(biāo)號r0至r(2n-1)指串聯(lián)連接的并且具有相同電阻值的電阻。
將FET的12、12……共同連接的公共結(jié)點的電壓輸入到運算放大器22，將FET的16、16……共同連接的公共結(jié)點的電壓輸入到具有增益1的運算放大器23，并將FET的20、20……共同連接的公共結(jié)點的電壓輸入到具有增益1的運算放大器24。而且，將電阻27(電阻值(2n-1)R)插在運算放大器23的輸出和運算放大器22的反相輸入之間，將電阻28(電阻值(22n-1)R)插在運算放大器24的輸出和運算放大器22的反相輸入之間，并且將電阻26(電阻值R)插在運算放大器22的輸出和運算放大器22的反相輸入之間。
根據(jù)如上構(gòu)成的D/A轉(zhuǎn)換器，在FET的16、16……的公共結(jié)點的電壓減小1/2n，而FET的20、20……的公共結(jié)點的電壓減小1/22n，這兩個電壓都加在FET的12、12……的公共結(jié)點的電壓上。運算放大器22經(jīng)輸出端DO輸出相加的結(jié)果作為相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的模擬電壓。
下面，描述根據(jù)本發(fā)明的第三實施例的D/A轉(zhuǎn)換器。圖4表示D/A轉(zhuǎn)換器的整體安排，而圖5是用于說明D/A轉(zhuǎn)換器操作的時間圖。說明的D/A轉(zhuǎn)換器將2n個比特數(shù)據(jù)轉(zhuǎn)換為模擬信號，并與上述實施例的區(qū)別在于在分時的基礎(chǔ)上使用單個串聯(lián)連接的電阻串兩次。
在圖4中，符號DI指輸入端，在分時的基礎(chǔ)(見圖5(a))上以n個比特為單元提供轉(zhuǎn)換的2n個比特數(shù)據(jù)。標(biāo)號30指n比特解碼器。標(biāo)號31、31……指串聯(lián)連接的并且具有電阻值的電阻串，而標(biāo)號32、32……指由解碼器30的輸出導(dǎo)通和截止的FET。FET的32、32……具有連接到電阻31、31……之間的各結(jié)點的源極和共同連接到公共結(jié)點34的漏極。
標(biāo)號35指采樣保持電路，包括FET36；采樣保持電容器37；和具有增益1的運算放大器38。當(dāng)提供給FET36的柵極的信號S1(見圖5(b))是邏輯1時，F(xiàn)ET36導(dǎo)通，從而，在公共結(jié)點34的電壓加到電容器37為其充電。另一方面，當(dāng)信號S1變?yōu)檫壿嬛?時，F(xiàn)ET36截止，從而由電容器37保持其充電的電壓。由以增益1的運算放大器38放大電容器37保持的電壓，并經(jīng)運算放大器38的輸出將其輸出。
標(biāo)號40指運算放大器。在公共結(jié)點34的電壓加到運算放大器40的非反相輸入，而采樣保持電路35的輸出經(jīng)電阻41(電阻值(2n-1)R)加到運算放大器40的非反相輸入。而且，電阻42(電阻值R)插在運算放大器40的輸出和其反相輸入之間。這使得運算放大器40輸出通過加上公共結(jié)點34的電壓獲得的電壓和通過從采樣保持電路35的輸出電壓減少1/2n獲得的電壓。
標(biāo)號45指另一個采樣保持電路，包括FET46；采樣保持電容器47；和具有增益1的運算放大器48。當(dāng)加在FET46的柵極上的信號S2(見圖5(c))是邏輯值1時，采樣保持電路45采樣其輸入電壓，而當(dāng)信號S2是邏輯值0時，采樣保持電路45保持該輸入電壓。采樣保持電路45的輸出傳給輸出端DO(見圖5(d))。
在如上構(gòu)成的D/A轉(zhuǎn)換器中，首先，經(jīng)輸入端DI提供轉(zhuǎn)換的數(shù)據(jù)的n個最低有效位，同時，信號S1上升為邏輯值1(圖5中的時間點t1)。當(dāng)經(jīng)輸入端DI提供數(shù)據(jù)時，解碼器30解碼數(shù)據(jù)以導(dǎo)通由解碼數(shù)據(jù)表示的FET32。這使得電容器32經(jīng)公共結(jié)點34和FET36以相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的n個最低有效位的電壓充電。
然后，經(jīng)輸入端DI提供轉(zhuǎn)換的數(shù)據(jù)的n個最高有效位。同時，信號S1變?yōu)檫壿嬛?，而信號S2變?yōu)檫壿嬛?(時間點t2)。當(dāng)通過輸入端DI提供轉(zhuǎn)換的數(shù)據(jù)的n個最高有效位時，解碼器30導(dǎo)通由解碼數(shù)據(jù)表示的FET32，從而相應(yīng)于數(shù)據(jù)的n個最高有效位的電壓經(jīng)公共結(jié)點34加到運算放大器40的非反相輸入上。而且，當(dāng)信號S1降為1時，F(xiàn)ET36截止，從這時起，從采樣保持電路35輸出電容器37的充電電壓，即相應(yīng)于該數(shù)據(jù)的n個最高有效位的電壓。該電壓是通過轉(zhuǎn)換n個最低有效位獲得的電壓的2n倍高。然后，采樣保持電路35的輸出電壓由電阻41、42減小1/2n，并由運算放大器40加到公共結(jié)點34的電壓上。結(jié)果，相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的2n比特數(shù)據(jù)的模擬電壓從運算放大器40輸出并提供給采樣保持電路45。
這時，信號S2是邏輯值1，因此上述模擬電壓不僅加在電容器47充電電容器47，而且經(jīng)運算放大器48從輸出端DO輸出。
然后，在時間點t3，通過輸入端DI提供通過倒置轉(zhuǎn)換的下一個數(shù)據(jù)的n個最低有效位獲得的數(shù)據(jù)，同時信號S1變?yōu)檫壿嬛?，信號S2變?yōu)檫壿嬛?。此后，以與上述相同的方式執(zhí)行將數(shù)據(jù)轉(zhuǎn)換為模擬信號。工業(yè)應(yīng)用性根據(jù)本發(fā)明，用單組串聯(lián)連接的電阻將第1至第m數(shù)據(jù)轉(zhuǎn)換為模擬信號，第1至第m數(shù)據(jù)是通過將轉(zhuǎn)換的數(shù)據(jù)劃分為從最高有效位到最低有效位的順序排列的n個比特獲得的。因而，可能從轉(zhuǎn)換的數(shù)據(jù)獲得具有更多比特的多比特數(shù)據(jù)而不使用更多的電阻。
權(quán)利要求
1.一種數(shù)模轉(zhuǎn)換器，包括多個串聯(lián)連接的電阻；第1至第m個選擇裝置，根據(jù)通過將轉(zhuǎn)換的數(shù)據(jù)劃分為以所述數(shù)據(jù)最高有效位到最低有效位的順序連續(xù)排列的各組n個位獲得的各第1至第m個數(shù)據(jù)，選擇地輸出所述多個電阻之間的各結(jié)點電壓；和運算裝置，將所述第2至第m個選擇裝置的輸出電壓減小為其1/2(m-1)n，然后將減小的電壓加到所述第1選擇裝置輸出的電壓或從所述第1選擇裝置輸出的電壓減去減小的電壓。
2.根據(jù)權(quán)利要求1所述的模數(shù)轉(zhuǎn)換器，其中所述第1至第m個選擇裝置包括n比特解碼器和均由所述解碼器的輸出導(dǎo)通和截止的2n開關(guān)裝置。
3.一種數(shù)模轉(zhuǎn)換器，包括多個串聯(lián)連接的電阻；第1至第m個選擇裝置，根據(jù)通過將轉(zhuǎn)換的數(shù)據(jù)劃分為從所述數(shù)據(jù)的最高有效位到最低有效位的順序連續(xù)排列的各組n個比特獲得的各第1至第m個數(shù)據(jù)，選擇地輸出所述多個電阻之間的各結(jié)點電壓；保持裝置，保持與來自所述選擇裝置的所述第2至第m個數(shù)據(jù)分別對應(yīng)的輸出電壓；和運算裝置，將所述保持裝置的輸出電壓減小為其1/2(m-1)n，然后將減小的電壓加到與所述第1數(shù)據(jù)對應(yīng)的所述選擇裝置的輸出電壓或從與所述第1數(shù)據(jù)對應(yīng)的所述選擇裝置的輸出電壓減去減小的電壓。
4.根據(jù)權(quán)利要求3所述的模數(shù)轉(zhuǎn)換器，其中所述第1至第m個選擇裝置包括n比特解碼器和均由所述解碼器的輸出導(dǎo)通和截止的2n開關(guān)裝置。
全文摘要
本發(fā)明提供了一種電阻串D/A轉(zhuǎn)換器，它能從轉(zhuǎn)換的數(shù)據(jù)中獲得具有更多比特的多比特數(shù)據(jù)而不使用更多的電阻。轉(zhuǎn)換的數(shù)據(jù)的4個最高有效位加在解碼器1，而數(shù)據(jù)的4個最低有效位經(jīng)反相電路2加在解碼器3。解碼器1解碼4個最高有效位，然后，根據(jù)解碼結(jié)果導(dǎo)通FET的F0至FET 15中的任何一個FET。結(jié)果，選擇在串聯(lián)電阻r0至r15串的各結(jié)點的一個電壓加在運算放大器6。類似地，相應(yīng)于4個最低有效位的電壓加在運算放大器7。然后，運算放大器7的輸出電壓用電阻ra、rb減小到其1/16。己減小的電壓加上加到運算放大器6的電壓，從而獲得相應(yīng)于轉(zhuǎn)換的數(shù)據(jù)的模擬電壓。
文檔編號H03M1/68GK1402909SQ00816479
公開日2003年3月12日 申請日期2000年11月22日 優(yōu)先權(quán)日1999年11月30日
發(fā)明者戶田彰彥, 前島利夫, 野呂正夫 申請人:雅馬哈株式會社