專利名稱：一種檢測時鐘丟失的電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及時鐘檢測電路，具體地說，涉及一種專用于檢測時鐘丟失的電路。
現(xiàn)有技術(shù)中的檢測電路，一種是采用既檢測時鐘丟失又檢測時鐘抖動的電路，如

圖1所示。該電路包括時延調(diào)整模塊、時鐘檢測模塊、時鐘選擇模塊，通過時延調(diào)整模塊進行時鐘抖動的調(diào)整，通過時鐘檢測模塊既檢測時鐘的丟失，又檢測時鐘的抖動，通過時鐘選擇模塊自動選擇穩(wěn)定的時鐘源輸出。但該電路存在以下缺點(1)若時鐘抖動的裕量設(shè)置不合適或受到意外的干擾，將引起時鐘的頻繁切換，導(dǎo)致系統(tǒng)不可用；(2)由于應(yīng)用場合的不同，對頻率的穩(wěn)定性要求也不同，導(dǎo)致時鐘抖動裕量不易設(shè)定，應(yīng)該增加系統(tǒng)對時鐘抖動的冗余性，僅通過時鐘檢測并不能消除時鐘抖動；(3)該電路由于在檢測時鐘丟失的同時又引入時鐘抖動的檢測，使得檢測的目的不明確，從而導(dǎo)致設(shè)計過于復(fù)雜，電路的實現(xiàn)難度大。
另一種是采用計數(shù)方法檢測時鐘丟失的電路，如圖2所示。該電路將待檢測的時鐘信號送入計數(shù)器進行計數(shù)，計數(shù)到計數(shù)閾值時，通過狀態(tài)置位模塊置狀態(tài)位為1，以表示當(dāng)前時鐘信號存在。這種電路簡單地采用計數(shù)方法來檢測時鐘的丟失，對于時鐘信號時有時無并頻繁出現(xiàn)的故障，不能正確有效地檢測。
實用新型內(nèi)容本實用新型的目的在于提供一種檢測時鐘丟失的電路，以解決上述電路檢測目的不明確、電路復(fù)雜和檢測有漏洞的問題。
本實用新型通過以下技術(shù)方案實現(xiàn)一種檢測時鐘丟失的電路，該電路至少包括高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路；其中，來自外部的待測時鐘信號分別連至高電平檢測計數(shù)電路的低電平清零端和低電平檢測計數(shù)電路的高電平清零端；來自外部的計數(shù)脈沖信號分別連至高電平檢測計數(shù)電路的計數(shù)端和低電平檢測計數(shù)電路的計數(shù)端；高電平檢測計數(shù)電路的輸出以及低電平檢測計數(shù)電路的輸出端分別連至檢測結(jié)果合成邏輯電路的輸入端，檢測結(jié)果合成邏輯電路的輸出端連至外部CPU接口。
其中，所述的高電平檢測計數(shù)電路是低電平清零有效的計數(shù)器；所述的低電平檢測計數(shù)電路是高電平清零有效的計數(shù)器。
較佳地，所述的檢測結(jié)果合成邏輯電路是二輸入或邏輯門電路，該電路的輸出端直接相連至外部CPU的中斷端。
較佳地，所述的檢測合成邏輯電路進一步包括邏輯門電路和狀態(tài)輸出電路，邏輯門電路的輸出端連接至狀態(tài)輸出電路的輸入端，狀態(tài)輸出電路的輸出端連至外部CPU的接口。其中，所述的狀態(tài)輸出電路為鎖存輸出電路，該電路的時鐘信號端與所述的邏輯門電路的輸出端相連，數(shù)據(jù)輸入端與電源相連，清零端連至外部CPU清零端，輸出端連至外部CPU數(shù)據(jù)讀取端。
此外，所述的低電平清零有效的計數(shù)器的位數(shù)由待測時鐘信號的高電平與計數(shù)脈沖信號的周期之間的倍數(shù)確定；所述的高電平清零有效的計數(shù)器的位數(shù)由待測時鐘信號的低電平與計數(shù)脈沖信號的周期之間的倍數(shù)確定。
上述的高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路、狀態(tài)輸出電路是由一個可編程邏輯芯片實現(xiàn)。
本實用新型采用高電平檢測計數(shù)電路和低電平檢測計數(shù)電路分別對待測時鐘信號進行計數(shù)，可對時鐘丟失的各種狀態(tài)都進行檢測，例如，待測時鐘信號的占空比并非都是50％的信號，如幀同步信號；或時鐘異常丟失的情況，如時鐘信號可能是恒高，也可能是恒低，因此本實用新型使針對時鐘丟失的檢測更加完備，具有針對性強的特點。通過采用狀態(tài)輸出電路，根據(jù)故障上報的具體要求，可以采用中斷方式實時上報或者采用查詢方式進行狀態(tài)鎖存，使檢測時鐘丟失的電路與CPU之間的接口靈活。該檢測時鐘丟失的電路采用邏輯硬件電路或可編程邏輯器件都可以方便地實現(xiàn)，電路實現(xiàn)簡單靈活。
參見圖3所示，圖3為本實用新型檢測時鐘丟失的電路功能模塊示意圖。該電路包括高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路；其中，來自外部的待測時鐘信號分別連至高電平檢測計數(shù)電路的低電平清零端和低電平檢測計數(shù)電路的高電平清零端；來自外部的計數(shù)脈沖信號分別連至高電平檢測計數(shù)電路的計數(shù)端和低電平檢測計數(shù)電路的計數(shù)端，通過在待測時鐘信號的高電平和低電平期間分別對外部標(biāo)準(zhǔn)計數(shù)脈沖進行計數(shù)，以檢測待測時鐘信號的高電平和低電平是否有丟失；高電平檢測計數(shù)電路的輸出以及低電平檢測計數(shù)電路的輸出端連至檢測結(jié)果合成邏輯電路的輸入端，檢測結(jié)果合成邏輯電路的輸出端連至外部CPU接口，如果采用中斷方式上報時鐘故障，可將高、低電平檢測計數(shù)電路的輸出由檢測結(jié)果邏輯電路中的邏輯門電路進行邏輯合成后直接送入CPU的中斷端；如果采用查詢的方式上報時鐘故障，從可靠的角度出發(fā)，可由檢測結(jié)果邏輯電路中的邏輯門電路進行邏輯合成后鎖存輸出，以便CPU讀取。
參見圖4所示，圖4為本實用新型檢測時鐘丟失的電路中高電平檢測計數(shù)電路原理圖。高電平檢測計數(shù)電路為一計數(shù)器，其清零信號為低電平有效，待測時鐘信號作為計數(shù)器的清零信號送入低電平清零端，采用一參考周期信號作為計數(shù)脈沖信號送入計數(shù)器的計數(shù)端，計數(shù)器的輸出信號送入檢測結(jié)果合成邏輯電路。其工作原理如下計數(shù)器在待測信號為高電平時計數(shù)，低電平時清零；為計數(shù)器設(shè)定一個計數(shù)閾值，如果待測時鐘信號異常，持續(xù)為高電平時，計數(shù)值達到計數(shù)閾值，計數(shù)器輸出為1，表示時鐘故障，計數(shù)器輸出為0，表示時鐘正常。
類似地，低電平檢測計數(shù)電路也為一計數(shù)器，采用一參考周期信號作為計數(shù)脈沖，待測時鐘信號作為計數(shù)器的清零信號，當(dāng)待測時鐘信號為低電平時計數(shù)，高電平時清零；為計數(shù)器設(shè)定一個計數(shù)閾值，如果待測時鐘信號異常，持續(xù)為低電平時，計數(shù)值達到計數(shù)閾值，計數(shù)器輸出1，表示時鐘故障，計數(shù)器輸出為0，表示時鐘正常。其電路原理圖與高電平檢測計數(shù)電路原理圖類似。
參見圖5所示，圖5為本實用新型檢測時鐘丟失的電路中狀態(tài)輸出電路采用鎖存輸出電路的原理圖。將由檢測結(jié)果合成邏輯電路中的邏輯門電路進行或邏輯處理的檢測結(jié)果輸入鎖存輸出電路，鎖存輸出信號送入CPU讀取端，來自CPU的清零信號送入鎖存輸出電路進行清零。檢測結(jié)果從0(時鐘正常)變?yōu)?(時鐘異常)時，鎖存輸出電路將1狀態(tài)鎖存并保持不變，直到CPU將此狀態(tài)讀走，同時由CPU對鎖存輸出電路清零復(fù)位，準(zhǔn)備鎖存下一次故障狀態(tài)，以實現(xiàn)當(dāng)采用查詢的方式上報時鐘故障時，將檢測結(jié)果鎖存輸出，以便于CPU讀取。
參見圖6，圖6為本實用新型實施例的檢測時鐘丟失的電路原理圖。圖6中計數(shù)器1完成高電平檢測計數(shù)，計數(shù)器2完成低電平檢測計數(shù)，其中，計數(shù)器1的清零信號為低電平清零有效，計數(shù)器2的清零信號為高電平清零有效；計數(shù)脈沖信號送至計數(shù)器的計數(shù)端，計數(shù)器1、計數(shù)器2的最高位輸出端連至一個二輸入或邏輯門電路的輸入端，或邏輯門電路的輸出端連至鎖存輸出電路的時鐘信號端；鎖存輸出電路的數(shù)據(jù)輸入端保持高電平，即與一電源相連，其清零端連至CPU的清零信號端，輸出端信號送入CPU讀取。
上述實施例的時鐘檢測電路原理可用可編程邏輯器件實現(xiàn)，圖6中計數(shù)器1的實現(xiàn)流程可參見圖7所示，鎖存輸出電路的實現(xiàn)流程參見圖8所示。圖7為本實用新型實施例采用可編程邏輯器件實現(xiàn)圖6中高電平檢測計數(shù)功能的流程圖，圖8為本實用新型實施例采用可編程邏輯器件實現(xiàn)圖6中鎖存輸出功能的流程圖。
參見圖7所示，首先等待計數(shù)脈沖的輸入，當(dāng)待測時鐘信號為高電平時，計數(shù)值加1，否則計數(shù)器清零，并輸出低電平0，再等待計數(shù)脈沖的輸入；當(dāng)計數(shù)值達到計數(shù)閾值時，計數(shù)器輸出高電平1，否則等待計數(shù)脈沖的輸入。
類似地，低電平檢測計數(shù)功能也可采用相似的流程實現(xiàn)，只需在待測信號為低電平時進行計數(shù)，不再贅述。
對于上述計數(shù)閾值和計數(shù)器位數(shù)的設(shè)定，計數(shù)器閾值可由待測信號高(低)電平寬度(s)與計數(shù)脈沖信號周期(s)之間的倍數(shù)確定，再根據(jù)計數(shù)器閾值確定計數(shù)器的位數(shù)。
參見圖8所示。當(dāng)CPU要查詢讀取時鐘信號的狀態(tài)時，將鎖存器中的值發(fā)送到數(shù)據(jù)線，然后對鎖存器清零；否則，判斷檢測結(jié)果合成的結(jié)果是否從0變?yōu)?，如果是則將鎖存的值置為1。
以上所述僅為本實用新型的較佳實施例而已，并不用以限制本實用新型，凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本實用新型的保護范圍之內(nèi)。
權(quán)利要求1.一種檢測時鐘丟失的電路，其特征在于，該電路至少包括高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路；其中，來自外部的待測時鐘信號分別連至高電平檢測計數(shù)電路的低電平清零端和低電平檢測計數(shù)電路的高電平清零端；來自外部的計數(shù)脈沖信號分別連至高電平檢測計數(shù)電路的計數(shù)端和低電平檢測計數(shù)電路的計數(shù)端；高電平檢測計數(shù)電路的輸出以及低電平檢測計數(shù)電路的輸出端分別連至檢測結(jié)果合成邏輯電路的輸入端，檢測結(jié)果合成邏輯電路的輸出端連至外部CPU接口。
2.根據(jù)權(quán)利要求1所述的檢測時鐘丟失的電路，其特征在于，所述的高電平檢測計數(shù)電路是低電平清零有效的計數(shù)器。
3.根據(jù)權(quán)利要求1所述的檢測時鐘丟失的電路，其特征在于，所述的低電平檢測計數(shù)電路是高電平清零有效的計數(shù)器。
4.根據(jù)權(quán)利要求1所述的檢測時鐘丟失的電路，其特征在于，所述的檢測結(jié)果合成邏輯電路是二輸入或邏輯門電路，該電路的輸出端直接相連至外部CPU的中斷端。
5.根據(jù)權(quán)利要求1所述的檢測時鐘丟失的電路，其特征在于，所述的檢測合成邏輯電路進一步包括邏輯門電路和狀態(tài)輸出電路，邏輯門電路的輸出端連接至狀態(tài)輸出電路的輸入端，狀態(tài)輸出電路的輸出端連至外部CPU的接口。
6.根據(jù)權(quán)利要求5所述的檢測時鐘丟失的電路，其特征在于，所述的狀態(tài)輸出電路為鎖存輸出電路，該電路的時鐘信號端與所述的邏輯門電路的輸出端相連，數(shù)據(jù)輸入端與電源相連，清零端連至外部CPU清零端，輸出端連至外部CPU數(shù)據(jù)讀取端。
7.根據(jù)權(quán)利要求2所述的檢測時鐘丟失的電路，其特征在于，所述的低電平清零有效的計數(shù)器的位數(shù)由待測時鐘信號的高電平與計數(shù)脈沖信號的周期之間的倍數(shù)確定。
8.根據(jù)權(quán)利要求3所述的檢測時鐘丟失的電路，其特征在于，所述的高電平清零有效的計數(shù)器的位數(shù)由待測時鐘信號的低電平與計數(shù)脈沖信號的周期之間的倍數(shù)確定。
9.根據(jù)權(quán)利要求1所述的檢測時鐘丟失的電路，其特征在于，所述的高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路是由一個可編程邏輯芯片實現(xiàn)。
專利摘要本實用新型公開了一種檢測時鐘丟失的電路，該電路至少包括高電平檢測計數(shù)電路、低電平檢測計數(shù)電路、檢測結(jié)果合成邏輯電路；其中，來自外部的待測時鐘信號分別連至高電平檢測計數(shù)電路的低電平清零端和低電平檢測計數(shù)電路的高電平清零端；來自外部的計數(shù)脈沖信號分別連至高電平檢測計數(shù)電路的計數(shù)端和低電平檢測計數(shù)電路的計數(shù)端；高電平檢測計數(shù)電路的輸出以及低電平檢測計數(shù)電路的輸出端分別連至檢測結(jié)果合成的邏輯電路的輸入端，檢測結(jié)果合成的邏輯電路的輸出端連至外部CPU接口。該電路具有針對性強，檢測結(jié)果完備、電路實現(xiàn)簡單的特點。
文檔編號H03K21/40GK2559168SQ0223255
公開日2003年7月2日 申請日期2002年4月16日 優(yōu)先權(quán)日2002年4月16日
發(fā)明者王海清, 王勇, 方衛(wèi)峰, 張宏斌 申請人:華為技術(shù)有限公司