專利名稱：分別具備時鐘生成電路和時鐘延遲電路的信息處理裝置的制作方法
技術領域：
本發(fā)明涉及具備時鐘生成電路的信息處理裝置和具備時鐘延遲電路的信息處理裝置，特別是涉及具備通過控制數(shù)字計數(shù)器來控制振蕩頻率和輸出時鐘的相位的時鐘生成電路的信息處理裝置和具備通過控制數(shù)字計數(shù)器來控制輸出時鐘的相位的時鐘延遲電路的信息處理裝置。
背景技術：
伴隨近年來的信息處理裝置的高速化，生成與基準時鐘同步的、具有與基準時鐘為同一的或倍頻的頻率的時鐘的PLL(相鎖定環(huán))電路成為作為進行高速的同步處理的信息處理裝置中的時鐘生成電路所必須的電路。
以往，對于PLL電路來說，廣泛地使用了通過控制保持電壓控制振蕩電路(VCO)的控制電壓的電容器的電壓來控制振蕩頻率的模擬型PLL電路。但是，模擬型PLL電路進行近年來的信息處理裝置中所要求的低電壓下的控制是困難的，除此以外，還存在抗噪聲的性能弱、到工作變得穩(wěn)定為止的等待時間(也將工作變得穩(wěn)定的狀態(tài)稱為「鎖定狀態(tài)」，將到成為鎖定狀態(tài)為止的等待時間稱為「鎖定時間」。)非常長等的缺點。
因此，作為消除模擬型PLL電路的缺點的電路，本申請的發(fā)明者門提出了使用數(shù)字計數(shù)器來控制以多個串聯(lián)的方式連接了倒相器的延遲電路(以下也稱為「延遲線」)的延遲量以控制振蕩頻率和輸出時鐘的相位的數(shù)字型PLL電路(石見幸一等，「適用于低電壓下的全數(shù)字PLL的開發(fā)」，信學技報，社團法人電子信息通信學會，1997年6月，p.29-36)(ED97-45，SDM97-23，ICD97-35)。
在該數(shù)字型PLL電路中，鎖定工作前的數(shù)字計數(shù)器的計數(shù)值為0(由延遲線得到的延遲時間為最小)，基準時鐘的每2個周期，計數(shù)值加1。延遲線的延遲時間與計數(shù)值成比例地增大，與其相對應，輸出時鐘的脈沖寬度增大。而且，在輸出時鐘相對于基準時鐘為規(guī)定的倍頻比時，PLL電路成為鎖定狀態(tài)，停止計數(shù)值的加法運算。
因此，對于鎖定時間來說，盡管與模擬型PLL電路相比得到了改善，但還是產(chǎn)生了較多的等待時間。例如，在以10位構成數(shù)字計數(shù)器的情況下，最大需要2×210＝2048循環(huán)。而且，在PLL電路的工作中變更頻率的情況或在低功耗模式中停止PLL電路并在其后解除低功耗模式再次啟動PLL電路等的情況下，必須再次進行鎖定工作，每當進行鎖定工作時，就發(fā)生鎖定時間這部分的等待時間。
因此，在特開2000-244309號公報中公開了通過在數(shù)字型PLL電路的內(nèi)部具備運算器、利用該運算器計算鎖定工作時的計數(shù)值并在數(shù)字計數(shù)器中進行設定而能縮短鎖定時間的時鐘生成電路。
另一方面，在特開平11-340823號公報中公開了在數(shù)字型PLL電路中在系統(tǒng)的評價時發(fā)生了某種工作不良的情況下為了探明其原因是否由PLL電路引起而能從外部的診斷處理器監(jiān)視數(shù)字計數(shù)器的狀態(tài)值即相位調(diào)整值的信息處理裝置。
此外，作為具有與數(shù)字型PLL電路類似的結構的電路，一般已知有DLL(延遲鎖定環(huán))電路。DLL電路是在系統(tǒng)中安裝LSI的情況下使被安裝LSI的系統(tǒng)的系統(tǒng)時鐘與對LSI的內(nèi)部電路供給的時鐘的相位一致的電路，在LSI的內(nèi)部具備該電路。對于該DLL電路來說，與上述的數(shù)字型PLL電路同樣，通過設置以多個串聯(lián)的方式連接了倒相器的延遲線并使用數(shù)字計數(shù)器控制延遲線的延遲量來進行時鐘的相位調(diào)整。
在PLL電路中，如果鎖定時間長，則工作頻率頻繁地被變更，或頻繁地轉(zhuǎn)移到低功耗模式等，PLL電路的工作狀態(tài)頻繁地被變更，在該情況下，導致作為信息處理裝置的性能下降，此外，由于到成為鎖定狀態(tài)為止的處理中也消耗功率，故妨礙了低功耗化。
上述的特開2000-244309號公報中記載的時鐘生成電路(PLL電路)解決了上述的問題，但另一方面，關于PLL電路的工作狀態(tài)的變更，根據(jù)被安裝該PLL電路的信息處理裝置的工作規(guī)格和工作環(huán)境，可考慮各種各樣的變更，諸如基準時鐘頻率的變更、倍頻比的變更、功率模式的變更、電源電壓的變更、所使用的溫度環(huán)境的變更等，對于這樣的各種各樣的工作狀態(tài)的變更，重要的是利用信息處理裝置的用戶能適當?shù)厍异`活地進行PLL電路的設定。
此外，因延遲線引起的延遲量的控制范圍是有限的，如果必要的延遲量超過控制范圍，則PLL電路發(fā)生誤工作。在正常狀態(tài)下，延遲量超過控制范圍的可能性較低，但在發(fā)生了急劇的溫度變化或電壓變化等的情況下，存在延遲量超過控制范圍的可能性。因此，在發(fā)生了這樣的誤工作時，重要的是檢測出該誤工作并進而在檢測出的基礎上對該誤工作進行適當?shù)奶幹谩?br> 再有，上述的狀況在具備延遲線的數(shù)字型的DLL電路中也是同樣的。

發(fā)明內(nèi)容
因此，本發(fā)明是為了解決這樣的課題而進行的，其目的在于提供用戶能適當?shù)厍异`活地進行使時鐘生成電路的工作早期地穩(wěn)定用的設定的信息處理裝置。
此外，本發(fā)明的另一目的在于提供用戶能適當?shù)厍异`活地從時鐘延遲電路的外部進行使時鐘延遲電路的工作早期地穩(wěn)定用的設定的信息處理裝置。
按照本發(fā)明，信息處理裝置具備時鐘生成電路，使已振蕩的時鐘信號的振蕩周期變化，生成具有與基準時鐘信號為同一的或倍頻的頻率的內(nèi)部時鐘信號；以及控制電路，根據(jù)來自外部的指示在時鐘生成電路中設定第1初始值，時鐘生成電路由下述部分構成第1計數(shù)器，從控制電路接受第1初始值，將第1初始值作為第1初始計數(shù)值來調(diào)整并輸出規(guī)定時鐘信號的振蕩周期的第1計數(shù)值；以及振蕩電路，從第1計數(shù)器接受第1計數(shù)值，根據(jù)第1計數(shù)值使時鐘信號振蕩。
此外，按照本發(fā)明，信息處理裝置具備時鐘延遲電路，延遲第1時鐘信號，使第1時鐘信號與第2時鐘信號同步；以及控制電路，根據(jù)來自外部的指示在時鐘延遲電路中設定初始值，時鐘延遲電路包含相位比較器，將第1時鐘信號的相位與第2時鐘信號的相位進行比較；計數(shù)器，從相位比較器和控制電路分別接受相位比較結果和初始值，將初始值作為第1初始計數(shù)值，根據(jù)相位比較結果調(diào)整并輸出規(guī)定第1時鐘信號的延遲量的計數(shù)值；以及可變延遲電路，從計數(shù)器接受第2計數(shù)值，根據(jù)計數(shù)值延遲第1時鐘信號。
因而，按照本發(fā)明的信息處理裝置，由于用戶對于時鐘生成電路或時鐘延遲電路能進行使時鐘生成電路或時鐘延遲電路的工作早期地穩(wěn)定用的設定，故根據(jù)時鐘生成電路或時鐘延遲電路的工作狀態(tài)的變更能進行適當?shù)那异`活的設定。
通過與附圖關聯(lián)地被理解的關于本發(fā)明的以下的詳細的說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點會變得更加明白。


圖1是概略地說明本發(fā)明的實施例1的信息處理裝置的主要部分的功能框圖。
圖2是功能性地說明圖1中示出的倍頻電路的功能框圖。
圖3是功能性地說明圖1中示出的相位同步電路的功能框圖。
圖4是示出圖2、圖3中示出的延遲線的結構的電路圖。
圖5是示出圖4中示出的延遲元件的結構的電路圖。
圖6是說明計數(shù)值不由CPU來設定的情況的倍頻電路的工作的工作波形圖。
圖7是說明計數(shù)值由CPU設定了的情況的倍頻電路的工作的工作波形圖。
圖8是說明計數(shù)值不由CPU來設定的情況的相位同步電路的工作的工作波形圖。
圖9是說明計數(shù)值由CPU設定了的情況的相位同步電路的工作的工作波形圖。
圖10是信息處理裝置轉(zhuǎn)移到低功率模式時的流程圖。
圖11是信息處理裝置從低功率模式復歸時的流程圖。
圖12是基準時鐘的頻率被變更的情況的流程圖。
圖13是倍頻比被變更的情況的流程圖。
圖14是概略地說明本發(fā)明的實施例2的信息處理裝置的主要部分用的功能框圖。
圖15是概略地說明本發(fā)明的實施例3的信息處理裝置的主要部分用的功能框圖。
圖16是示出圖15中示出的信息處理裝置的變形例的圖。
圖17是概略地說明本發(fā)明的實施例4的信息處理裝置的主要部分的功能框圖。
圖18是功能性地說明圖17中示出的倍頻電路的功能框圖。
圖19是概略地說明本發(fā)明的實施例5的信息處理裝置的主要部分的功能框圖。
具體實施例方式
以下，一邊參照附圖，一邊詳細地說明本發(fā)明的實施例。再有，對于圖中同一的或相當?shù)牟糠指揭酝环?，不重復其說明。
〔實施例1〕圖1是概略地說明本發(fā)明的實施例1的信息處理裝置的主要部分的功能框圖。
參照圖1，信息處理裝置1具備數(shù)字型PLL電路10；CPU(中央處理單元)12；存儲部13；外圍電路14；選擇電路16；以及內(nèi)部總線18。數(shù)字型PLL電路10包含倍頻電路20和相位同步電路22。
倍頻電路20接受基準時鐘REF.CLK，發(fā)生由基準時鐘REF.CLK的4倍的頻率構成的倍頻時鐘N-OUT。相位同步電路22接受倍頻時鐘N-OUT、基準時鐘REF.CLK和對外圍電路14和CPU12供給的輸出時鐘PH1，調(diào)整倍頻時鐘N-OUT的相位并輸出PLL時鐘PLL.OUT，使輸出時鐘PH1與基準時鐘REF.CLK同步。
選擇電路16從CPU12接受時鐘選擇信號SEL，在時鐘選擇信號SEL為H(邏輯高)電平時，將由數(shù)字型PLL電路10生成的PLL時鐘PLL.OUT作為輸出時鐘PH1輸出給外圍電路14和CPU12。此外，選擇電路16在時鐘選擇信號SEL為L(邏輯低)電平時，將基準時鐘REF.CLK作為輸出時鐘PH1輸出給外圍電路14和CPU12。
外圍電路14總括地示出了除數(shù)字型PLL電路10、選擇電路16、CPU12和存儲部13外的該信息處理裝置1中的其它的電路。
存儲部13由非易失性的可讀寫的存儲元件構成，例如由閃速存儲器構成。存儲部13存儲CPU12從倍頻電路20和相位同步電路22讀出的計數(shù)值。此外，存儲部13也存儲CPU12計算出的計數(shù)值的運算式。
CPU12經(jīng)內(nèi)部總線18與倍頻電路20、相位同步電路22、存儲部13和外圍電路14進行數(shù)據(jù)的發(fā)送接受。CPU12在規(guī)定的時刻處經(jīng)內(nèi)部總線18從倍頻電路20、相位同步電路22讀出計數(shù)值，根據(jù)需要經(jīng)內(nèi)部總線18將已讀出的計數(shù)值存儲在存儲部13中。而且，CPU12在數(shù)字型PLL電路10的鎖定工作時，經(jīng)內(nèi)部總線18在倍頻電路20和相位同步電路22中設定從存儲部13經(jīng)內(nèi)部總線18讀出的計數(shù)值或根據(jù)從存儲部13經(jīng)內(nèi)部總線18讀出的規(guī)定的運算式計算的計數(shù)值。再有，關于CPU的工作時序和規(guī)定的運算式，在以后個別具體的工作說明時來說明。
此外，CPU12在系統(tǒng)啟動時，以L電平對選擇電路16輸出時鐘選擇信號SEL，在數(shù)字型PLL電路10的工作穩(wěn)定了時，即成為鎖定狀態(tài)時，使時鐘選擇信號SEL成為H電平。
內(nèi)部總線18連接到CPU12、存儲部13、外圍電路14、倍頻電路20和相位同步電路22上，在各電路間傳送所發(fā)送接受的數(shù)據(jù)。
圖2是功能性地說明圖1中示出的倍頻電路20的功能框圖。
參照圖2，倍頻電路20包含延遲線30；數(shù)字計數(shù)器32；相位比較器34；或門36；與門38；倒相器Iv1；以及控制器40。
延遲線30接受來自倒相器Iv1的輸出信號，延遲由從數(shù)字計數(shù)器32接受的延遲信號/WL規(guī)定的延遲時間，輸出延遲時鐘DL.OUT?；蜷T36對延遲時鐘DL.OUT與從控制器40輸出的信號DL-SET的邏輯和進行運算。與門38對來自或門36的輸出信號與從控制器40輸出的信號DL-ACT的邏輯積進行運算，將該運算結果作為倍頻時鐘N-OUT輸出。倒相器Iv1對延遲線30輸出對倍頻時鐘N-OUT進行了倒相的信號。
延遲線30、或門36、與門38和倒相器Iv1構成環(huán)形振蕩器。即，在用延遲線30、或門36、與門38和倒相器Iv1構成的環(huán)上循環(huán)一圈的期間內(nèi)構成負反饋環(huán)，以使其邏輯電平倒相，由此，環(huán)形振蕩器以延遲線30的延遲時間的2倍的周期振蕩。
數(shù)字計數(shù)器32根據(jù)相位比較器34的比較結果對計數(shù)值進行增減，對延遲線30輸出規(guī)定延遲線30的延遲時間的延遲信號/WL。此外，數(shù)字計數(shù)器32與內(nèi)部總線18連接，根據(jù)來自未圖示的CPU12的指示對內(nèi)部總線18輸出計數(shù)值，此外，在內(nèi)部設置從CPU12經(jīng)內(nèi)部總線18接受的計數(shù)值。
相位比較器34將延遲時鐘DL.OUT的相位與基準時鐘REF.CLK的相位比較，如果相位超前，則對數(shù)字計數(shù)器32輸出計數(shù)值的加法運算指令，另一方面，如果相位滯后，則對數(shù)字計數(shù)器32輸出計數(shù)值的減法運算指令。
如果基準時鐘REF.CLK上升，則控制器40將信號DL-ACT、DL-SET都設定為H電平。然后，控制器40與基準時鐘REF.CLK的下降沿對應地使信號DL-SET為L電平，與延遲時鐘DL.OUT的第4個脈沖(倍頻比為4時)的下降沿對應地使信號DL-ACT為L電平。即，由于與基準時鐘REF.CLK的上升沿同步地使DL-SET為H電平，環(huán)形振蕩器在該時刻被初始化。然后，如果信號DL-ACT下降，則環(huán)形振蕩器的振蕩停止。
圖3是功能性地說明圖1中示出的相位同步電路22的功能框圖。
參照圖3，相位同步電路22包含延遲線42；數(shù)字計數(shù)器44；以及相位比較器46。延遲線42從倍頻電路20接受倍頻時鐘N-OUT，使倍頻時鐘N-OUT延遲由從數(shù)字計數(shù)器44接受的延遲信號/WL規(guī)定的延遲時間，輸出PLL時鐘PLL.OUT。
數(shù)字計數(shù)器44根據(jù)相位比較器46的比較結果對計數(shù)值進行增減，對延遲線42輸出規(guī)定延遲線42的延遲時間的延遲信號/WL。此外數(shù)字計數(shù)器44與內(nèi)部總線18連接，根據(jù)來自未圖示的CPU12的指示對內(nèi)部總線18輸出計數(shù)值，此外，在內(nèi)部設置從CPU12經(jīng)內(nèi)部總線18接受的計數(shù)值。
相位比較器46將輸出時鐘PH1延遲時鐘DL.OUT的相位與基準時鐘REF.CLK的相位比較，如果相位超前，則對數(shù)字計數(shù)器44輸出計數(shù)值的加法運算指令，另一方面，如果相位滯后，則對數(shù)字計數(shù)器44輸出計數(shù)值的減法運算指令。
圖4是示出圖2、圖3中示出的延遲線30、42的結構的電路圖。
參照圖4，延遲線30(42)由串聯(lián)連接的n級(n是2以上的自然數(shù))的延遲元件DE(0)～DE(n)構成。各延遲元件DE(i)在從未圖示的數(shù)字計數(shù)器32(44)接受的延遲信號/WL(i)為L電平時，對下一級的延遲元件DE(i-1)輸出倍頻時鐘N-OUT的倒相時鐘/N-OUT，在延遲信號/WL(i)為H電平時，對下一級的延遲元件DE(i-1)輸出從前一級的延遲元件DE(i+1)接受的信號。再有，在第1級的延遲元件DE(n)中，L電平的信號常時地與從前一級的延遲元件接受的信號相對應。
數(shù)字計數(shù)器32(44)根據(jù)計數(shù)值使延遲信號/WL(0)～/WL(n)的某一個成為L電平而輸出。如果這樣做，則只在接受了L電平的延遲信號/WL(i)的延遲元件DE(i)中將倒相時鐘/N-OUT輸出給下一級的延遲元件DE(i-1)并傳遞給以后的延遲元件。即，由于從接受了L電平的延遲信號/WL(i)的延遲元件DE(i)將倒相時鐘/N-OUT取入到數(shù)字計數(shù)器32(44)中，故通過利用延遲信號/WL(0)～/WL(n)改變倒相時鐘/N-OUT的取入位置，調(diào)整了延遲線30(42)的延遲量。
圖5是示出圖4中示出的延遲元件DE的結構的電路圖。
參照圖5，延遲元件DE由下述部分構成P溝道MOS晶體管P1～P4；N溝道MOS晶體管N1～N4；倒相器Iv2、Iv3；電源節(jié)點Vdd；接地節(jié)點GND；以及節(jié)點ND。
P溝道MOS晶體管P1連接在電源節(jié)點Vdd與P溝道MOS晶體管P2之間，在柵上接受來自倒相器Iv2的輸出信號。P溝道MOS晶體管P2連接在P溝道MOS晶體管P1與節(jié)點ND之間，在柵上接受來自前一級的延遲元件DE的輸出信號。N溝道MOS晶體管N1連接在節(jié)點ND與N溝道MOS晶體管N2之間，在柵上接受倍頻時鐘N-OUT的倒相時鐘/N-OUT。N溝道MOS晶體管N2連接在N溝道MOS晶體管N1與接地節(jié)點GND之間，在柵上接受來自倒相器Iv2的輸出信號。倒相器Iv2輸出對延遲信號/WL進行了倒相的信號。
P溝道MOS晶體管P3連接在電源節(jié)點Vdd與P溝道MOS晶體管P4之間，在柵上接受延遲信號/WL。P溝道MOS晶體管P4連接在P溝道MOS晶體管P3與節(jié)點ND之間，在柵上接受倒相時鐘/N-OUT。N溝道MOS晶體管N3連接在節(jié)點ND與N溝道MOS晶體管N4之間，在柵上接受來自前一級的延遲元件DE的輸出信號。N溝道MOS晶體管N4連接在N溝道MOS晶體管N3與接地節(jié)點GND之間，在柵上接受延遲信號/WL。倒相器Iv3輸出對節(jié)點ND上的信號進行了倒相的信號。
延遲元件DE在延遲信號/WL為L電平時，用2級倒相器延遲倒相時鐘/N-OUT而輸出。另一方面，延遲元件DE在延遲信號/WL為H電平時，用2級倒相器延遲來自前一級的延遲元件DE的輸出信號而輸出。
圖6、7是說明倍頻電路20的工作的工作波形圖。圖6、7示出了從系統(tǒng)啟動之后起的工作波形，圖6中為了比較起見示出計數(shù)值不由CPU12來設定的情況的工作波形圖，圖7中示出計數(shù)值由CPU12來設定的情況的工作波形圖。
首先，參照圖6，在時刻T1前，倍頻電路20處于初始狀態(tài)，數(shù)字計數(shù)器32的計數(shù)值為0。在時刻T1處，如果基準時鐘REF.CLK上升，則環(huán)形振蕩器振蕩，輸出延遲時鐘DL.OUT和倍頻時鐘N-OUT。在此，由于計數(shù)值為0，故延遲線的延遲時間為最小，振蕩周期為最小。
相位比較器34將延遲時鐘DL.OUT的第4個脈沖的下降時刻與時刻T2中的基準時鐘REF.CLK的上升時刻比較，由于延遲時鐘DL.OUT的相位超前，故對數(shù)字計數(shù)器32輸出計數(shù)值的加法運算指令。
如果在時刻T2處基準時鐘REF.CLK上升，則環(huán)形振蕩器再次振蕩，輸出周期比前一次長的延遲時鐘DL.OUT和倍頻時鐘N-OUT。但是，由于延遲時鐘DL.OUT的相位還是超前，故相位比較器34還是對數(shù)字計數(shù)器32輸出計數(shù)值的加法運算指令。
如果在時刻T3處基準時鐘REF.CLK上升，則環(huán)形振蕩器再次振蕩，輸出周期比前一次更長的延遲時鐘DL.OUT和倍頻時鐘N-OUT。
然后，如果在時刻T4處延遲時鐘DL.OUT的第4個脈沖的下降沿與基準時鐘REF.CLK的上升沿一致，則倍頻電路20成為鎖定狀態(tài)，數(shù)字計數(shù)器32停止計數(shù)值的加法運算。此時，倍頻時鐘N-OUT的頻率正好為基準時鐘REF.CLK的頻率的4倍。
另一方面，參照圖7，如果在系統(tǒng)啟動之后的時刻T1處，由CPU12設定例如系統(tǒng)停止之前的計數(shù)值，則從時刻T1起大致以所相位的頻率輸出倍頻時鐘N-OUT。
然后，在時刻T2處延遲時鐘DL.OUT的第4個脈沖的下降沿與基準時鐘REF.CLK的上升沿一致，倍頻電路20早期地成為鎖定狀態(tài)。
圖8、9是說明相位同步電路22的工作的工作波形圖。圖8、9示出了從系統(tǒng)啟動之后起的工作波形，圖8中為了比較起見示出計數(shù)值不由CPU12來設定的情況的工作波形圖，圖9中示出計數(shù)值由CPU12來設定的情況的工作波形圖。
首先，參照圖8，用箭頭所指的各時鐘的脈沖與倍頻電路20中發(fā)生了的同一脈沖相對應。此外，關于倍頻時鐘N-OUT，示出了以規(guī)定的頻率開始輸出的時刻T1以后的信號波形，關于PLL時鐘PLL.OUT和輸出時鐘PH1，示出了與圖示的倍頻時鐘N-OUT對應的信號波形。
在時刻T2處，相位比較器46將輸出時鐘PH1的相位與基準時鐘REF.CLK的相位比較，由于輸出時鐘PH1的相位超前，故對數(shù)字計數(shù)器44輸出計數(shù)值的加法運算指令。在時刻T3處，由于輸出時鐘PH1的相位還比基準時鐘REF.CLK的相位超前，故再對數(shù)字計數(shù)器44輸出計數(shù)值的加法運算指令。
然后，如果在時刻T4處輸出時鐘PH1的相位與基準時鐘REF.CLK的相位一致，則相位同步電路22成為鎖定狀態(tài)，數(shù)字計數(shù)器44停止計數(shù)值的加法運算。
另一方面，參照圖9，在時刻T1處的相位同步電路22的狀態(tài)與圖8中的時刻T1的狀態(tài)相對應，如果在時刻T1處從CPU12設定系統(tǒng)停止之前的計數(shù)值，則從輸出開始起以大致所相位的相位延遲輸出PLL時鐘PLL.OUT。然后，在時刻T2處輸出時鐘PH1的相位與基準時鐘REF.CLK的相位一致，相位同步電路22早期地成為鎖定狀態(tài)。
被安裝數(shù)字型PLL電路10的信息處理裝置1的工作規(guī)格是被固定的，在某種程度上預先了解鎖定狀態(tài)中的數(shù)字計數(shù)器的計數(shù)值的情況下，可預先在存儲部13中存儲該計數(shù)值，在系統(tǒng)啟動后或復位后等后CPU12從存儲部13讀出該計數(shù)值，經(jīng)內(nèi)部總線18在倍頻電路20和相位同步電路22中設定計數(shù)值。
由此，可縮短系統(tǒng)啟動時或復位時的鎖定時間，特別是在頻繁地進行復位的系統(tǒng)中，也可提高處理性能，削減鎖定工作時所消耗的功率。
圖10、11是信息處理裝置1轉(zhuǎn)移到低功率模式并停止數(shù)字型PLL電路10時的流程圖。圖10是信息處理裝置1轉(zhuǎn)移到低功率模式時的流程圖，圖11是信息處理裝置1從低功率模式復歸時的流程圖。
參照圖10，如果在信息處理裝置1中被指示低功率模式(步驟S1)，CPU12從倍頻電路20和相位同步電路22各自的數(shù)字計數(shù)器32、44經(jīng)內(nèi)部總線18讀入計數(shù)值(步驟S2)。然后，CPU12經(jīng)內(nèi)部總線18將已讀入的計數(shù)值寫入到存儲部13中(步驟S3)。
其次，CPU12以L電平輸出對選擇電路16輸出的時鐘選擇信號SEL，與其相對應，選擇電路16將基準時鐘REF.CLK作為輸出時鐘PH1輸出(步驟S4)。然后，CPU12對數(shù)字型PLL電路10輸出工作的停止指令(步驟S5)。
參照圖11，如果解除低功率模式(步驟S11)，則CPU12從存儲部13經(jīng)內(nèi)部總線18讀入在低功率模式轉(zhuǎn)移時在存儲部13中已存儲的計數(shù)值(步驟S12)。然后，CPU12經(jīng)內(nèi)部總線18將已讀入的計數(shù)值寫入到倍頻電路20和相位同步電路22備自的數(shù)字計數(shù)器32、44中(步驟S13)。
其次，CPU12對數(shù)字型PLL電路10輸出工作的開始指令(步驟S14)。然后，CPU12將對選擇電路16輸出的時鐘選擇信號SEL定為H電平，選擇電路16將PLL時鐘PLL.OUT作為輸出時鐘PH1輸出(步驟S15)。
這樣，即使在低功率模式下數(shù)字型PLL電路10一度停止并再次工作時，通過縮短鎖定時間也可加快從低功率模式算起的復歸工作，可削減復歸工作中需要的時間。
圖12是基準時鐘REF.CLK的頻率被變更的情況的流程圖。
參照圖12，在基準時鐘REF.CLK的頻率被變更之前，CPU12經(jīng)內(nèi)部總線18從倍頻電路20的數(shù)字計數(shù)器32讀入計數(shù)值(步驟S21)。然后，CPU12以L電平輸出對選擇電路16輸出的時鐘選擇信號SEL，與其相對應，選擇電路16將基準時鐘REF.CLK作為輸出時鐘PH1輸出(步驟S22)。
如果基準時鐘REF.CLK的頻率被變更(步驟S23)，則CPU12從存儲部13經(jīng)內(nèi)部總線18讀入計算頻率變更后的計數(shù)值用的運算式，使用該運算式計算頻率變更后的計數(shù)值(步驟S24)。該運算式如下述(1)式中所示。
X1＝t×i/Δd-t/Δd+i×a ...(1)在此，「x1」表示頻率變更后的計數(shù)值，「t」表示計數(shù)值為0時的倍頻時鐘N-OUT的半周期，「i」表示頻率變更后的周期與頻率變更前的周期的比，「Δd」表示計數(shù)值增加了1時的數(shù)字計數(shù)器的延遲線中的延遲時間的增加部分，「a」表示從數(shù)字計數(shù)器32讀入的頻率變更前的計數(shù)值。
該式(1)如下述那樣來導出。頻率變更前和頻率變更后的倍頻時鐘N-OUT的周期Ta、Tb分別如下述(2)、(3)中所示。
Ta＝2(t+aΔd) ...(2)Tb＝2(t+x1Δd) ...(3)在此，由于i＝Tb/Ta，故(1)式被導出。
利用信息處理裝置1的用戶可對該(1)式進行編程。因而，用戶可在實際的使用狀態(tài)中調(diào)整常數(shù)或式本身，實現(xiàn)了靈活且高精度的計數(shù)值的設定。
如果CPU12在步驟S24計算了計數(shù)值，則經(jīng)內(nèi)部總線18將以已計算的計數(shù)值寫入到倍頻電路20的數(shù)字計數(shù)器32中(步驟S25)。然后，CPU12將對選擇電路16輸出的時鐘選擇信號SEL定為H電平，與其相對應，選擇電路16將PLL時鐘PLL.OUT作為輸出時鐘PH1輸出(步驟S26)。
再有，即使不進行上述那樣的嚴格的計算，例如在頻率被變更為1/2的情況下，CPU12也可將變更前的計數(shù)值乘以2而在倍頻電路20的數(shù)字計數(shù)器32中進行設定。
這樣，即使在基準時鐘REF.CLK的頻率被變更的情況下，通過縮短鎖定時間，也可在短時間內(nèi)結束基準時鐘REF.CLK的變更，削減了頻率變更工作中所需要的功率。
圖13是倍頻比被變更的情況的流程圖。
參照圖13，在倍頻比被變更之前，CPU12經(jīng)內(nèi)部總線18從倍頻電路20的數(shù)字計數(shù)器32讀入計數(shù)值(步驟S31)。然后，CPU12以L電平輸出對選擇電路16輸出的時鐘選擇信號SEL，與其相對應，選擇電路16將基準時鐘REF.CLK作為輸出時鐘PH1輸出(步驟S32)。
如果變更倍頻比(步驟S33)，則CPU12從存儲部13經(jīng)內(nèi)部總線18讀入計算倍頻比變更后的計數(shù)值用的運算式，使用該運算式計算倍頻比變更后的計數(shù)值(步驟S34)。該運算式如下述(4)式中所示。
x2＝t/(jΔd)-t/Δd+a/j ...(4)在此，「x2」表示倍頻比變更后的計數(shù)值，「j」表示頻率變更后的倍頻比與頻率變更前的倍頻比的比，「a」表示從數(shù)字計數(shù)器32讀入的倍頻比變更前的計數(shù)值。
該式(4)如下述那樣來導出。倍頻比變更前和倍頻比變更后的倍頻時鐘N-OUT的周期Tc、Td分別如下述(5)、(6)中所示。
Tc＝2(t+aΔd) ...(5)Td＝2(t+x2Δd) ...(6)在此，如果將變更前的倍頻比定為n，變更后的倍頻比定為N，則由于存在j＝N/n，Tc×n＝Td×N(＝基準時鐘REF.CLK的周期)的關系，故(4)式被導出。
該(4)式也與(1)式同樣，可利用信息處理裝置1的用戶可對其進行編程。
如果CPU12在步驟S34計算了計數(shù)值，則經(jīng)內(nèi)部總線18將以已計算的計數(shù)值寫入到倍頻電路20的數(shù)字計數(shù)器32中(步驟S35)。然后，CPU12將對選擇電路16輸出的時鐘選擇信號SEL定為H電平，與其相對應，選擇電路16將PLL時鐘PLL.OUT作為輸出時鐘PH1輸出(步驟S36)。
再有，即使不進行上述那樣的嚴格的計算，例如在倍頻比被變更為1/2的情況下，CPU12也可將變更前的計數(shù)值乘以2而在倍頻電路20的數(shù)字計數(shù)器32中進行設定。
這樣，即使在倍頻比被變更的情況下，通過縮短鎖定時間，也可在短時間內(nèi)結束基準時鐘REF.CLK的變更，削減了倍頻比變更工作中所需要的功率。
再有，在上述的說明中，數(shù)字型PLL電路10構成信息處理裝置，CPU12構成控制電路。
此外，存儲部13由非易失性的可讀寫的存儲元件構成，例如由閃速存儲器構成，但以基準時鐘的頻率和倍頻比的條件為恒定的為基礎使用信息處理裝置1的情況下，由于計數(shù)值大致為穩(wěn)定的恒定值，故可利用熔斷電路來構成存儲部13，通過對熔斷電路進行激光修整來使其存儲計數(shù)值。
此外，在上述的說明中，數(shù)字型PLL電路10生成了由基準時鐘REF.CLK的4倍的頻率構成的PLL時鐘PLL.OUT，但倍頻比不限于4，可以是比其小的倍頻比或比其大的倍頻比。
如上所述，按照實施例1的信息處理裝置1，由于能根據(jù)來自用戶的指示由CPU12適當?shù)卦O定數(shù)字型PLL電路10中的數(shù)字計數(shù)器的計數(shù)值，故可根據(jù)數(shù)字型PLL電路10的工作狀態(tài)的變更進行靈活且適當?shù)脑O定。其結果，可使數(shù)字型PLL電路10的工作早期地穩(wěn)定。
〔實施例2〕圖14是概略地說明本發(fā)明的實施例2的信息處理裝置的主要部分用的功能框圖。
參照圖14，信息處理裝置1A除了實施例1的信息處理裝置1的結構外，還具備數(shù)字型PLL電路110；CPU112；外圍電路114；以及選擇電路116。數(shù)字型PLL電路110包含倍頻電路120和相位同步電路122。
該信息處理裝置1A是安裝了2個CPU的多處理器系統(tǒng)，與CPU12、112對應地分別具備獨立的數(shù)字型PLL電路10、110。選擇電路116、倍頻電路120和相位同步電路122分別與CPU12、選擇電路16、倍頻電路20和相位同步電路22對應地設置，其電路結構是相同的。而且，倍頻電路120、相位同步電路122、CPU112和外圍電路114與倍頻電路20、相位同步電路22、CPU12、外圍電路14和存儲部13一起連接到共同的內(nèi)部總線18上，可互相進行數(shù)據(jù)的發(fā)送接受。
數(shù)字型PLL電路10和數(shù)字型PLL電路110在同一硅襯底上形成，此外，利用同一制造工藝來制造。因而，兩電路的電路特性大致一致，在兩電路中倍頻比的設定為相同的時，兩電路中的計數(shù)值為大致相同的值。
在實施例2的信息處理裝置1A中，可利用一方的CPU讀出另一方的CPU一側(cè)的數(shù)字型PLL電路的計數(shù)值，或利用一方的CPU對另一方的CPU一側(cè)的數(shù)字型PLL電路設定計數(shù)值。例如，在CPU12、112以不同的工作頻率工作時，在將CPU112的工作頻率變更為CPU12的工作頻率的情況下，CPU12讀出數(shù)字型PLL電路10的計數(shù)值，對數(shù)字型PLL電路110設定已讀出的計數(shù)值。
此外，在數(shù)字型PLL電路10正在工作、已停止的數(shù)字型PLL電路110開始工作的情況下，CPU12讀出數(shù)字型PLL電路10的計數(shù)值，對數(shù)字型PLL電路110設定已讀出的計數(shù)值。
再有，也可CPU112讀出數(shù)字型PLL電路10的計數(shù)值，CPU112在數(shù)字型PLL電路110中設定已讀出的計數(shù)值。
這樣，由于可將一方的數(shù)字型PLL電路中的數(shù)字計數(shù)器的計數(shù)值設定為另一方的數(shù)字型PLL電路中的數(shù)字計數(shù)器的計數(shù)值，故在數(shù)字型PLL電路的工作條件被變更時，縮短了鎖定時間，提高了處理性能，削減了鎖定工作中所需要的功耗。
〔實施例3〕在實施例3的信息處理裝置中，檢測出數(shù)字型PLL電路中的數(shù)字計數(shù)器的計數(shù)值的上溢或下溢，進行避免異常的適當?shù)奶幹谩?br> 圖15是概略地說明本發(fā)明的實施例3的信息處理裝置的主要部分用的功能框圖。
參照圖15，實施例3的信息處理裝置1B在實施例1的信息處理裝置1的結構中還具備檢測電路24。檢測電路24連接到內(nèi)部總線18上，經(jīng)內(nèi)部總線18實時地接受并常時地監(jiān)視倍頻電路20中的數(shù)字計數(shù)器32的計數(shù)值和相位同步電路22中的數(shù)字計數(shù)器44的計數(shù)值。而且，如果檢測電路24檢測出計數(shù)值出現(xiàn)上溢或下溢的情況，則經(jīng)內(nèi)部總線18對CPU12輸出中斷信號，進而，對未圖示的外部端子輸出錯誤信號ERR。
如果CPU12從檢測電路24接受中斷信號，則可進行各種各樣的處置。例如，CPU12根據(jù)中斷信號將時鐘選擇信號SEL定為L電平，可將輸出時鐘PH1從PLL時鐘PLL.OUT轉(zhuǎn)換為基準時鐘REF.CLK。此外，也可變更倍頻比，以便消除計數(shù)值的上溢或下溢。即，在上溢時增加倍頻比，在下溢時減小倍頻比。
再者，CPU12也可控制內(nèi)部電源發(fā)生裝置或外部電源裝置，通過使電壓穩(wěn)定或變更來返回到正常狀態(tài)。此外，在信息處理裝置1B的外部具備冷卻裝置時，CPU12也可控制冷卻裝置，通過使溫度返回到正常范圍內(nèi)來返回到正常狀態(tài)。此外，CPU12也可通過使外圍電路的一部分停止工作來控制功耗以返回到正常狀態(tài)。
按照由用戶設置的程序來進行這些CPU12進行的各種各樣的處置。即，利用該信息處理裝置1B的用戶在事先作成與上述CPU12進行的各種各樣的處置對應的程序，使其存儲在存儲部13中。因而，對于在實際的使用時發(fā)生的各種各樣的異常，用戶可采取各種各樣的對策，實現(xiàn)了通用性高的系統(tǒng)。
圖16是示出圖15中示出的信息處理裝置的變形例的圖。
參照圖16，該信息處理裝置1C在上述的信息處理裝置1B的結構中具備檢測電路24A來代替檢測電路24。檢測電路24A直接與倍頻電路20、相位同步電路22和CPU12連接。檢測電路24A的功能與信息處理裝置1B中的檢測電路24的功能相同。
再有，在信息處理裝置1B、1C中，具備監(jiān)視數(shù)字計數(shù)器的計數(shù)值以檢測計數(shù)值的上溢和下溢的專用的檢測電路，但也可不具備這樣的檢測電路，CPU12經(jīng)內(nèi)部總線18實時地取入計數(shù)值，CPU12常時地監(jiān)視計數(shù)值以檢測計數(shù)值的上溢和下溢。
如上所述，按照實施例3的信息處理裝置1B、1C，由于檢測電路檢測數(shù)字型PLL電路10中的數(shù)字計數(shù)器的上溢或下溢，根據(jù)來自用戶的指示，CPU12在檢測時進行避免異常這樣的處置，故防止了數(shù)字型PLL電路10的誤工作。
此外，由于在上溢或下溢發(fā)生時也通知外部，故利用該信息處理裝置1B、1C的用戶可檢測數(shù)字型PLL電路10的異常，可進行適當?shù)奶幹谩?br> 〔實施例4〕在實施例4中，對在倍頻電路中生成的倍頻時鐘的脈沖數(shù)進行計數(shù)，從該脈沖數(shù)計算在數(shù)字計數(shù)器中設定的適當?shù)挠嫈?shù)值。由此，即使在數(shù)字型PLL電路的工作開始時沒有工作停止前的計數(shù)值的存儲數(shù)據(jù)，也可在數(shù)字計數(shù)器中設定適當?shù)挠嫈?shù)值。
圖17是概略地說明本發(fā)明的實施例4的信息處理裝置的主要部分的功能框圖。
參照圖17，信息處理裝置1D除了實施例1的信息處理裝置1的結構外，還具備脈沖計數(shù)器60并具備倍頻電路20A來代替倍頻電路20。
倍頻電路20A具備實施例1中的倍頻電路20具有的功能，再者，如果從CPU12經(jīng)內(nèi)部總線18接受計數(shù)器固定信號FIX，則固定了數(shù)字計數(shù)器的計數(shù)值來振蕩并輸出倍頻時鐘N-OUT。
脈沖計數(shù)器60連接到倍頻電路20A的輸出節(jié)點和內(nèi)部總線18上。脈沖計數(shù)器60接受倍頻時鐘N-OUT并對脈沖數(shù)進行計數(shù)，經(jīng)內(nèi)部總線18將該脈沖計數(shù)值輸出給CPU12。
在信息處理裝置1D中，在相同啟動之后或復位之后并在數(shù)字型PLL電路的工作開始前，CPU12經(jīng)內(nèi)部總線18對倍頻電路20A以H電平輸出計數(shù)器固定信號FIX。脈沖計數(shù)器60在倍頻電路20A中在計數(shù)值被固定了的狀態(tài)下振蕩的倍頻時鐘N-OUT，對基準時鐘REF.CLK1周期中的倍頻時鐘N-OUT的脈沖數(shù)進行計數(shù)。然后，脈沖計數(shù)器60經(jīng)內(nèi)部總線18將該脈沖計數(shù)值輸出給CPU12。
如果CPU12接受脈沖計數(shù)值，則從存儲部13經(jīng)內(nèi)部總線18讀入后述的運算式(7)，使用脈沖計數(shù)值計算倍頻電路20A的數(shù)字計數(shù)器中設定的初始計數(shù)值。然后，CPU12經(jīng)內(nèi)部總線18將已計算的初始計數(shù)值輸出給倍頻電路20A，同時使以H電平輸出的計數(shù)器固定信號FIX成為L電平。
對初始計數(shù)值進行運算的運算式用下述(7)式來示出。
X3＝a/n×c-a ...(7)A＝t/Δd ...(8)在此，「x3」表示初始計數(shù)值，「c」表示計數(shù)的脈沖數(shù)，「t」表示計數(shù)值為0時的倍頻時鐘N-OUT的半周期，「Δd」表示計數(shù)值增加了1時的數(shù)字計數(shù)器的延遲線中的延遲時間的增加部分，「n」表示倍頻比。
該(7)式如下述那樣來導出?；鶞蕰r鐘REF.CLK的周期Te和鎖定后的倍頻時鐘N-OUT的周期Tf分別用下述(9)、(10)式來示出。
Te＝2×t×c ...(9)Tf＝2(t+x3Δd)...(10)在此，由于存在Te＝Tf×n的關系，故(7)式被導出。
利用信息處理裝置1的用戶也可對該(7)式進行編程。因而，用戶可在實際的使用狀態(tài)中調(diào)整常數(shù)或式本身，實現(xiàn)了靈活且高精度的計數(shù)值的設定。
再有，即使不進行上述那樣的嚴格的計算，例如在使倍頻比為4而使數(shù)字型PLL電路10A振蕩時，在基準時鐘REF.CLK1周期中的倍頻時鐘N-OUT的脈沖數(shù)為8個脈沖時，也可使計數(shù)值為現(xiàn)在的2倍而對倍頻電路20A的數(shù)字計數(shù)器進行設定。
圖18是功能性地說明圖17中示出的倍頻電路20A的功能框圖。
參照圖18，倍頻電路20A在圖2中示出的實施例1的倍頻電路20的結構中還包含與門52、54、或門56和倒相器58。
與門52對來自倒相器58和相位比較器34的輸出信號的邏輯積進行運算并輸出。與門54對來自倒相器58和控制器40的輸出信號的邏輯積進行運算，將該運算結果作為信號DL-SET輸出。或門56對來自控制器40的輸出信號和計數(shù)器固定信號FIX的邏輯和進行運算，將該運算結果作為信號DL-ACT輸出。倒相器58輸出對計數(shù)器固定信號FIX進行了倒相的信號。
如果在倍頻電路20A中從CPU12經(jīng)內(nèi)部總線18接受的計數(shù)器固定信號FIX為H電平，則與門52的輸出信號與來自相位比較器34的輸出信號無關，成為L電平，來自相位比較器34的輸出信號被掩蔽，數(shù)字計數(shù)器32的計數(shù)值被固定。此外，作為與門54和或門56的輸出信號的信號DL-SET、DL-ACT分別成為L電平、H電平，由延遲線30、或門36、與門38和倒相器Iv1構成的環(huán)形振蕩器發(fā)生振蕩。
再有，在同一系統(tǒng)內(nèi)以同一頻率使用上述的信息處理裝置時，可認為數(shù)字計數(shù)器的計數(shù)值大致為恒定。因此，如果在存儲部13中以非易失性的方式存儲了在脈沖計數(shù)器60中一度測定了的值，則在下一次開始工作時使用該值即可，沒有必要進行脈沖計數(shù)器60的新的檢測。
而且，在這樣的情況下，對于存儲部13來說，除了如上所述那樣用閃速存儲器來構成外，也可利用熔斷電路來構成，通過對熔斷電路內(nèi)的熔斷元件進行激光修整來使其存儲已檢測的計數(shù)值。由此，也以非易失性的方式存儲在脈沖計數(shù)器60中一度測定了的值，沒有必要進行新的檢測。
如上所述，按照實施例4的信息處理裝置1D，由于使用由脈沖計數(shù)器60檢測的脈沖計數(shù)值來運算適當?shù)挠嫈?shù)值，故從系統(tǒng)啟動之后起可使數(shù)字型PLL電路10的工作早期地穩(wěn)定，也削減了鎖定工作時消耗的功率。
〔實施例5〕圖19是概略地說明本發(fā)明的實施例5的信息處理裝置的主要部分的功能框圖。
參照圖19，信息處理裝置150具備DLL電路152；CPU154；存儲部156；外圍電路158；緩沖電路160；檢測電路162；以及內(nèi)部總線164。DLL電路152包含延遲線166、數(shù)字計數(shù)器168和相位比較器170。
DLL電路152只是輸入輸出信號與實施例1中已說明的相位同步電路22不同，其電路結構是相同的。即，延遲線166接受內(nèi)部時鐘int.CLK，以由從數(shù)字計數(shù)器168接受的延遲信號/WL規(guī)定的延遲時間延遲內(nèi)部時鐘int.CLK，對外部電路180輸出系統(tǒng)時鐘SYS.CLK。
此外，數(shù)字計數(shù)器168根據(jù)相位比較器170的比較結果對計數(shù)值進行增減，對延遲線166輸出規(guī)定延遲線166的延遲量的延遲信號/WL。此外數(shù)字計數(shù)器168與內(nèi)部總線164連接，根據(jù)來自CPU154的指示對內(nèi)部總線164輸出計數(shù)值，此外，在內(nèi)部設置從CPU154經(jīng)內(nèi)部總線164接受的計數(shù)值。
此外，相位比較器170將從外部電路180接受的系統(tǒng)時鐘SYS.CLK的相位與對CPU154和外圍電路158供給的內(nèi)部時鐘的相位，如果相位超前，則對數(shù)字計數(shù)器32輸出計數(shù)值的加法運算指令，另一方面，如果相位滯后，則對數(shù)字計數(shù)器32輸出計數(shù)值的減法運算指令。
外圍電路158總括地示出了除DLL電路152、CPU154、存儲部156、緩沖電路160和檢測電路162外的該信息處理裝置150中的其它的電路。
存儲部156由非易失性的可讀寫的存儲元件構成，例如由閃速存儲器構成。存儲部156存儲CPU154從數(shù)字計數(shù)器168讀出的計數(shù)值。此外，存儲部156也存儲CPU154計算出的計數(shù)值的運算式。
檢測電路162經(jīng)內(nèi)部總線164實時地接受并常時地監(jiān)視數(shù)字計數(shù)器168的計數(shù)值。而且，如果檢測電路162檢測出計數(shù)值出現(xiàn)上溢或下溢的情況，則經(jīng)內(nèi)部總線164對CPU154輸出中斷信號，進而，對外部電路180輸出錯誤信號ERR。
CPU154經(jīng)內(nèi)部總線164與數(shù)字計數(shù)器168、存儲部156和檢測電路162進行數(shù)據(jù)的發(fā)送接受。CPU154在規(guī)定的時刻從數(shù)字計數(shù)器168經(jīng)內(nèi)部總線164讀出計數(shù)值，根據(jù)需要經(jīng)內(nèi)部總線164將已讀出的計數(shù)值寫入到存儲部156中。而且，CPU154在DLL電路152的鎖定工作時，經(jīng)內(nèi)部總線164在數(shù)字計數(shù)器168中設定從存儲部156經(jīng)內(nèi)部總線164讀出的計數(shù)值或根據(jù)從存儲部156經(jīng)內(nèi)部總線164讀出的規(guī)定的運算式計算的計數(shù)值。
此外，如果CPU154從檢測電路162接受中斷信號，則可進行各種各樣的處置。例如，CPU154可控制內(nèi)部電源發(fā)生裝置或外部電源裝置，通過使電壓穩(wěn)定或變更來返回到正常狀態(tài)。此外，在信息處理裝置150的外部具備冷卻裝置時，CPU154也可控制冷卻裝置，通過使溫度返回到正常范圍內(nèi)來返回到正常狀態(tài)。此外，CPU154也可通過使外圍電路的一部分停止工作來控制功耗以返回到正常狀態(tài)。
按照由用戶設置的程序來進行上述的規(guī)定的運算和各種各樣的處置。即，利用該信息處理裝置150的用戶在事先作成與上述CPU154進行的規(guī)定的運算和各種各樣的處置對應的程序，使其存儲在存儲部156中。因而，可進行與實際的使用狀態(tài)對應的設定或各種處置，實現(xiàn)了通用性高的系統(tǒng)。
內(nèi)部總線164連接到CPU154、存儲部156、數(shù)字計數(shù)器168和檢測電路162上，在各電路間傳送所發(fā)送接受的數(shù)據(jù)。
信息處理裝置150的工作規(guī)格是被固定的，在某種程度上預先了解鎖定狀態(tài)中的數(shù)字計數(shù)器的計數(shù)值的情況下，也可預先在存儲部156中存儲該計數(shù)值，在系統(tǒng)啟動后或復位后等后存儲部156從存儲部156讀出該計數(shù)值，在數(shù)字計數(shù)器168中進行設定。
此外，在信息處理裝置150轉(zhuǎn)移到低功率模式、停止DLL電路152的工作并在其后返回到低功率模式的情況下或內(nèi)部時鐘int.CLK的頻率被變更的情況下，信息處理裝置150分別進行與圖10、11和圖12中示出的實施例1中的數(shù)字型PLL電路10的工作流程相同的工作。
此外，在安裝信息處理裝置150的系統(tǒng)例如是使用存儲卡的系統(tǒng)的情況下，如果外部電路180的電容根據(jù)是否安裝存儲卡而變化，則由于系統(tǒng)時鐘SYS.CLK的相位發(fā)生變化，故必須再次鎖定DLL電路152。
在該信息處理裝置150中，在存在存儲卡的裝卸時等、外部電路180的電容較大地變化時，CPU154從數(shù)字計數(shù)器168經(jīng)內(nèi)部總線164讀出變化前的計數(shù)值，在存儲部156中寫入該計數(shù)值。然后，在存儲卡再次被裝卸而外部電路180的電容返回到原來的值時，CPU154從存儲部156讀出變化前存儲了的計數(shù)值，經(jīng)內(nèi)部總線164將該計數(shù)值輸出給數(shù)字計數(shù)器168。
此外，在上述的存儲卡的裝卸的情況那樣外部電路180的電容的變化在某種程度上決定了的情況下，大多在某種程度上了解外部電路180的電容變化的前后的計數(shù)值。因此，也可利用CPU154檢測存儲卡的裝卸，從存儲部156讀出預先存儲了的計數(shù)值并在數(shù)字計數(shù)器168中進行設定，或利用CPU154根據(jù)裝卸的電容變化前的計數(shù)值使用規(guī)定的函數(shù)計算電容變化后的計數(shù)值并在數(shù)字計數(shù)器168中進行設定。
通過這樣做，在頻繁地進行存儲卡的裝卸等的情況下，可縮短因存儲卡的裝卸后的鎖定工作引起的等待時間，可提高處理性能，削減鎖定工作時所需要的功率。
此外，在信息處理裝置中存在多個DLL電路的情況下，與數(shù)字型PLL電路中的實施例2同樣，可在現(xiàn)在鎖定的另一方的DLL電路中設定處于鎖定狀態(tài)的DLL電路的計數(shù)值。由此，在一方的DLL電路的工作條件被變更時，可縮短鎖定時間，可提高處理性能，削減鎖定工作時所需要的功耗。
再有，在上述的實施例5中，將DLL電路用于系統(tǒng)時鐘SYS.CLK，但即使是以從外部供給的系統(tǒng)時鐘SYS.CLK為基準、為了使在CPU154或外圍電路158中使用的內(nèi)部時鐘與系統(tǒng)時鐘SYS.CLK同步而使用DLL電路的情況，也可實現(xiàn)同樣的效果。
以上所述，按照實施例5的信息處理裝置150，由于可根據(jù)來自用戶的指示從CPU154適當?shù)卦O定DLL電路152中的數(shù)字計數(shù)器的計數(shù)值，故可根據(jù)DLL電路152的工作狀態(tài)的變更靈活地進行適當?shù)脑O定。其結果，可使DLL電路152的工作早期地穩(wěn)定。
已詳細地說明并示出了本發(fā)明，但這些說明只是例示性的，而不是限定本發(fā)明，本發(fā)明的精神和范圍只由后附的權利要求書來限定，這一點是很容易理解的。
權利要求
1.一種信息處理裝置，其特征在于，具備時鐘生成電路，使已振蕩的時鐘信號的振蕩周期變化，生成具有與基準時鐘信號為同一的或倍頻的頻率的內(nèi)部時鐘信號；以及控制電路，根據(jù)來自外部的第1指示在上述時鐘生成電路中設定第1初始值，上述時鐘生成電路由下述部分構成第1計數(shù)器，從上述控制電路接受上述第1初始值，將上述第1初始值作為第1初始計數(shù)值來調(diào)整并輸出規(guī)定上述時鐘信號的振蕩周期的第1計數(shù)值；以及振蕩電路，從上述第1計數(shù)器接受上述第1計數(shù)值，根據(jù)上述第1計數(shù)值使上述時鐘信號振蕩。
2.如權利要求1中所述的信息處理裝置，其特征在于上述控制電路在停止上述時鐘生成電路并在其后再次工作時，在上述第1計數(shù)器中將在停止前從上述第1計數(shù)器讀入的第1計數(shù)值設定為上述第1初始值。
3.如權利要求1中所述的信息處理裝置，其特征在于上述控制電路在變更了上述基準時鐘信號的頻率時，根據(jù)在變更前從上述第1計數(shù)器讀入的第1計數(shù)值和變更前后的上述基準時鐘信號的頻率來計算上述第1初始值，在上述第1計數(shù)器中設定上述已計算的第1初始值。
4.如權利要求1中所述的信息處理裝置，其特征在于上述控制電路在變更了上述基準時鐘信號與上述內(nèi)部時鐘信號的倍頻比時，根據(jù)在變更前從上述第1計數(shù)器讀入的第1計數(shù)值和變更前后的上述倍頻比來計算上述第1初始值，在上述第1計數(shù)器中設定上述已計算的第1初始值。
5.如權利要求1中所述的信息處理裝置，其特征在于還具備檢測出上述第1計數(shù)器的第1計數(shù)值處于規(guī)定的范圍外的情況并將該檢測結果通知上述控制電路的檢測電路，如果上述控制電路接受上述檢測結果，則進而將上述基準時鐘信號用作該信息處理裝置的工作時鐘信號來代替上述內(nèi)部時鐘信號。
6.如權利要求1中所述的信息處理裝置，其特征在于還具備檢測出上述第1計數(shù)器的第1計數(shù)值處于規(guī)定的范圍外的情況并將該檢測結果通知上述控制電路的檢測電路，如果上述控制電路接受上述檢測結果，則進而在上述第1計數(shù)值進入上述規(guī)定的范圍內(nèi)的方向上變更上述基準時鐘信號與上述內(nèi)部時鐘信號的倍頻比。
7.如權利要求1中所述的信息處理裝置，其特征在于還具備對上述時鐘信號的脈沖數(shù)進行計數(shù)的脈沖計數(shù)器，上述控制電路根據(jù)由上述脈沖計數(shù)器在規(guī)定的期間內(nèi)進行了計數(shù)的脈沖計數(shù)值來計算上述第1初始值，在上述第1計數(shù)器中設定上述已計算的第1初始值。
8.如權利要求7中所述的信息處理裝置，其特征在于還具備存儲數(shù)據(jù)的存儲電路，上述控制電路在將上述已計算的第1初始值寫入到上述存儲電路、系統(tǒng)啟動時或復位時，在上述第1計數(shù)器中設定從上述存儲電路已讀入的上述第1初始值。
9.如權利要求1中所述的信息處理裝置，其特征在于上述時鐘生成電路還包含使上述內(nèi)部時鐘信號的相位與上述基準時鐘信號的相位同步的相位同步電路，上述控制電路還根據(jù)來自外部的第2指示在上述相位同步電路中設定第2初始值，上述相位同步電路由下述部分構成相位比較器，將上述內(nèi)部時鐘信號的相位與上述基準時鐘信號的相位進行比較；第2計數(shù)器，從上述相位比較器和上述控制電路分別接受相位比較結果和上述第2初始值，將上述第2初始值作為第2初始計數(shù)值，根據(jù)上述相位比較結果調(diào)整并輸出規(guī)定了從上述振蕩電路接受的時鐘信號的延遲量的第2計數(shù)值；以及可變延遲電路，從上述第2計數(shù)器接受上述第2計數(shù)值，根據(jù)上述第2計數(shù)值延遲從上述振蕩電路接受的時鐘信號并輸出上述內(nèi)部時鐘信號。
10.如權利要求9中所述的信息處理裝置，其特征在于上述控制電路在停止上述時鐘生成電路并在其后再次工作時，在上述第2計數(shù)器中將在停止前從上述第2計數(shù)器讀入的第2計數(shù)值設定為上述第2初始值。
11.如權利要求9中所述的信息處理裝置，其特征在于還具備使已振蕩的另一個時鐘信號的振蕩周期變化并生成具有與上述基準時鐘信號為同一的或倍頻的頻率的另一個內(nèi)部時鐘信號的另一個時鐘生成電路，上述控制電路還根據(jù)來自外部的第3和第4指示分別在上述另一個時鐘生成電路中設定第3和第4初始值，上述另一個時鐘生成電路還包含第3計數(shù)器，從上述控制電路接受上述第3初始值，將上述第3初始值作為第3初始計數(shù)值來調(diào)整并輸出規(guī)定上述另一個時鐘信號的振蕩周期的第3計數(shù)值；另一個振蕩電路，從上述第3計數(shù)器接受上述第3計數(shù)值，根據(jù)上述第3計數(shù)值使上述另一個時鐘信號振蕩；以及另一個相位同步電路，使上述另一個內(nèi)部時鐘信號的相位與上述基準時鐘信號的相位同步，上述另一個相位同步電路由下述部分構成另一個相位比較器，將上述另一個內(nèi)部時鐘信號的相位與上述基準時鐘信號的相位進行比較；第4計數(shù)器，從上述另一個相位比較器和上述控制電路分別接受相位比較結果和上述第4初始值，將上述第4初始值作為第4初始計數(shù)值，根據(jù)上述相位比較結果調(diào)整并輸出規(guī)定了從上述另一個振蕩電路接受的另一個時鐘信號的延遲量的第4計數(shù)值；以及另一個可變延遲電路，從上述第4計數(shù)器接受上述第4計數(shù)值，根據(jù)上述第4計數(shù)值延遲從上述另一個振蕩電路接受的另一個時鐘信號并輸出上述另一個內(nèi)部時鐘信號，上述控制電路在與上述時鐘生成電路相同的條件下變更上述另一個時鐘生成電路的工作設定時，根據(jù)在變更前從上述第1計數(shù)器讀入的第1計數(shù)值來計算變更后的上述第3初始值，在上述第3計數(shù)器中設定上述已計算的第3初始值，在上述第4計數(shù)器中將在變更前從上述第2計數(shù)器讀入的第2計數(shù)值設定為上述第4初始值。
12.如權利要求1中所述的信息處理裝置，其特征在于還具備使已振蕩的另一個時鐘信號的振蕩周期變化并生成具有與上述基準時鐘信號為同一的或倍頻的頻率的另一個內(nèi)部時鐘信號的另一個時鐘生成電路，上述控制電路還根據(jù)來自外部的第2指示在上述另一個時鐘生成電路中設定第2初始值，上述另一個時鐘生成電路由下述部分構成第2計數(shù)器，從上述控制電路接受上述第2初始值，將上述第2初始值作為第2初始計數(shù)值來調(diào)整并輸出規(guī)定了上述另一個時鐘信號的振蕩周期的第2計數(shù)值；以及另一個振蕩電路，從上述第2計數(shù)器接受上述第2計數(shù)值，根據(jù)上述第2計數(shù)值使上述另一個時鐘信號振蕩，上述控制電路在與上述時鐘生成電路相同的條件下變更上述另一個時鐘生成電路的工作設定時，根據(jù)在變更前從上述第1計數(shù)器讀入的第1計數(shù)值來計算變更后的上述第2初始值，在上述第2計數(shù)器中設定上述已計算的第2初始值。
13.一種信息處理裝置，其特征在于，具備時鐘延遲電路，延遲第1時鐘信號，使上述第1時鐘信號與第2時鐘信號同步；以及控制電路，根據(jù)來自外部的第1指示在上述時鐘延遲電路中設定初始值，上述時鐘延遲電路包含相位比較器，將上述第1時鐘信號的相位與上述第2時鐘信號的相位進行比較；計數(shù)器，從上述相位比較器和上述控制電路分別接受相位比較結果和上述初始值，將上述初始值作為第1初始計數(shù)值，根據(jù)上述相位比較結果調(diào)整并輸出規(guī)定了上述第1時鐘信號的延遲量的計數(shù)值；以及可變延遲電路，從上述計數(shù)器接受上述計數(shù)值，根據(jù)上述計數(shù)值延遲上述第1時鐘信號。
14.如權利要求13中所述的信息處理裝置，其特征在于上述控制電路在上述負載電路的負載容量變化并在其后上述負載容量恢復到變化前的狀態(tài)時，在上述計數(shù)器中將在變化前從上述計數(shù)器讀入的計數(shù)值設定為上述初始值。
15.如權利要求13中所述的信息處理裝置，其特征在于還具備延遲第3時鐘信號并使上述第3時鐘信號與第4時鐘信號同步的另一個時鐘延遲電路，上述控制電路還根據(jù)來自外部的第2指示在上述另一個時鐘延遲電路中設定另一個初始值，上述另一個時鐘延遲電路包含另一個相位比較器，將上述第3時鐘信號的相位與上述第4時鐘信號的相位進行比較；另一個計數(shù)器，從上述另一個相位比較器和上述控制電路分別接受相位比較結果和上述另一個初始值，將上述另一個初始值作為第2初始計數(shù)值，根據(jù)上述相位比較結果調(diào)整并輸出規(guī)定了上述第3時鐘信號的延遲量的另一個計數(shù)值；以及另一個可變延遲電路，從上述另一個計數(shù)器接受上述另一個計數(shù)值，根據(jù)上述另一個計數(shù)值延遲上述第3時鐘信號，上述控制電路在與上述時鐘延遲電路相同的條件下變更上述另一個時鐘延遲電路的工作設定時，在上述另一個計數(shù)器中將在變更前從上述計數(shù)器讀入的計數(shù)值設定為上述另一個初始值。
全文摘要
構成數(shù)字型PLL電路(10)的倍頻電路(20)和相位同步電路(22)通過調(diào)整數(shù)字計數(shù)器的計數(shù)值分別調(diào)整倍頻時鐘(N－OUT)的振蕩頻率和相位。CPU(12)按照利用該信息處理裝置的用戶設置的程序，在倍頻電路(20)的數(shù)字計數(shù)器中設定倍頻電路(20)的振蕩電路以與基準時鐘(REF.CLK)為同一的或倍頻的頻率振蕩用的計數(shù)值，在相位同步電路(22)的數(shù)字計數(shù)器中設定使輸出時鐘(PH1)的相位與基準時鐘(REF.CLK)的相位同步用的計數(shù)值。
文檔編號H03L7/081GK1501583SQ200310116400
公開日2004年6月2日 申請日期2003年11月18日 優(yōu)先權日2002年11月18日
發(fā)明者石見幸一 申請人:株式會社瑞薩科技