專利名稱：容差輸入電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種容差(tolerant)輸入電路，其包括被提供以電壓信號的輸入端，該電壓信號的電壓高于來自電源的電壓。
背景技術(shù)：
可能出現(xiàn)這樣的情況電壓高于來自電源的電壓的電壓信號被施加到半導(dǎo)體集成電路。為了確保半導(dǎo)體集成電路在這種情況下正常工作，半導(dǎo)體集成電路并入了容差輸入電路。容差輸入電路包括降壓(step-down)設(shè)備，其連接在輸入緩沖器電路的輸入墊(input pad)和輸入端之間。降壓設(shè)備防止輸入緩沖器電路被提供到輸入墊的電壓信號所損壞。
圖1是示出現(xiàn)有技術(shù)的容差輸入電路100的示例的示意性電路圖。輸入墊1經(jīng)由N溝道MOS晶體管Tr1連接到輸入緩沖器電路2的輸入端。晶體管Tr1的柵極被提供了來自電源VDD的電壓，并且晶體管Tr1始終保持被激活。
輸入緩沖器電路2的輸入端經(jīng)由N溝道MOS晶體管Tr2連接到電源VDD。晶體管Tr2的柵極連接到輸入緩沖器電路2的輸入端。
在容差輸入電路100中，當輸入墊1被提供電壓高于電源VDD的電壓的高電平輸入信號時，晶體管Tr1工作，以將輸入緩沖器電路2的輸入電壓Va設(shè)置為VDD-Vth1(Vth1表示晶體管Tr1的閾值)。因此，晶體管Tr1充當降壓設(shè)備，并將輸入電壓Va限制為VDD-Vth或更小。
即使輸入墊1的輸入電壓變得高于電壓VDD的電壓，容差輸入電路100也將輸入緩沖器電路2的輸入電壓Va減小到小于輸入緩沖器電路2的擊穿(breakdown)電壓的電壓。
另外，當晶體管Tr1保持被激活時，輸入電壓Va可能變得高于電源VDD的電壓。但是，如果輸入電壓Va變得比電源VDD的電壓高出對應(yīng)于晶體管Tr2的閾值Vth2或更大的量，則晶體管Tr2充當二極管。這將輸入電壓Va限制為了VDD-Vth2或更小。
在這種容差輸入電路100中，由于制造過程導(dǎo)致的差異或者環(huán)境溫度的差異可能導(dǎo)致晶體管Tr1的閾值的差異。由于近來的較低電源電壓的趨勢，例如，當電壓VDD被設(shè)置為2.5V，并且提供給輸入墊1的高電平信號被設(shè)置為3V時，輸入緩沖器電路2的輸入電壓Va被減小的量可能大于必要值，這是因為晶體管Tr1的閾值的差異。
在這種情況下，參見圖2，輸入緩沖器電路2的輸入信號Vah1的電壓變得低于輸入緩沖器電路2的電壓閾值Vx。從而，輸入信號將不會被視為具有高電平，并引起異常。
日本早期公開專利公布No.2004-304475描述了一種反相器電路，其根據(jù)降壓設(shè)備的輸出電壓而工作，以驅(qū)動上拉晶體管，并確保充當輸入緩沖器電路的施密特反相器的輸入電壓。
日本早期公開專利公布No.2000-228622描述了控制CMOS反相器電路的晶體管之一的背柵(back gate)電壓，以改變晶體管的閾值并調(diào)整輸出信號的占空(duty)。

發(fā)明內(nèi)容
在圖1的輸入電路中，為了防止當輸入電壓Va的減小量大于必要值時輸入緩沖器電路2的異常操作，可降低輸入緩沖器電路2的閾值。但是，當降低輸入緩沖器電路2的閾值時，輸入緩沖器電路的輸出信號的上升速度或下降速度相對于輸入電壓Va的變化可能變得有偏差。更具體而言，當對應(yīng)于高電平輸入信號的輸入電壓Va僅略高于輸入緩沖器電路的閾值時，輸入緩沖器電路2的輸出信號的上升速度可能比下降速度慢。這將會產(chǎn)生輸入信號的上升和下降傳播延時之間的差異以及輸入和輸出信號的占空之間的差異。另外，當輸入緩沖器電路2是施密特電路時，對于高電平降低閾值將會將會減小滯后作用。這可能導(dǎo)致異常操作。
在日本早期公開專利公布No.2004-304475中描述的容差輸入電路中，反相器電路和上拉晶體管的制造差異可能導(dǎo)致施密特反相器電路的輸入電壓的上拉操作延遲。但是，這種延遲是無法避免的。另外，并入反相器電路和上拉晶體管擴大了電路規(guī)模。
日本早期公開專利公布No.2000-228622沒有教導(dǎo)在不必調(diào)整反相器電路的閾值的情況下補償由于制造差異而發(fā)生的反相器電路的輸入電壓的減小的技術(shù)。
本發(fā)明提供了一種容差輸入電路，不論制造差異如何，它都穩(wěn)定工作，而不必調(diào)整輸入電路的閾值。
本發(fā)明的一個方面是一種用于連接到電源和輸入墊的容差輸入電路。該容差輸入電路包括輸入電路。包括第一N溝道MOS晶體管的降壓設(shè)備連接在輸入墊和輸入電路之間。降壓設(shè)備的第一N溝道MOS晶體管具有被提供了來自電源的電壓的柵極。提供給輸入墊的高電壓信號的電壓被降壓設(shè)備減小到低于或等于電源的電壓的值，并被提供給輸入電路。第一N溝道MOS晶體管包括背柵。當輸入墊被提供了高電壓信號時，連接到降壓設(shè)備中的第一N溝道MOS晶體管的背柵的背柵電壓控制電路增大降壓設(shè)備的背柵電壓。
本發(fā)明的另一個方面是一種用于連接到電源和輸入墊的容差輸入電路。該容差輸入電路包括輸入電路。第一N溝道MOS晶體管連接在輸入墊和輸入電路之間。第一N溝道MOS晶體管具有連接到電源的柵極。第二N溝道MOS晶體管連接在輸入墊和第一N溝道MOS晶體管的背柵之間。
本發(fā)明的另一個方面是一種用于連接到電源和輸入墊的容差輸入電路。該容差輸入電路包括輸入電路。第一N溝道MOS晶體管連接在輸入墊和輸入電路之間。第一N溝道MOS晶體管具有連接到電源的柵極和連接到第一N溝道MOS晶體管和輸入電路之間的節(jié)點的背柵。
聯(lián)系附圖可從以下描述中明顯看出本發(fā)明的其他方面和優(yōu)點，附圖通過示例方式圖示了本發(fā)明的原理。


通過參考以下對當前優(yōu)選的實施例的描述以及附圖，可以最充分地理解本發(fā)明及其目的和優(yōu)點，附圖中圖1是示出現(xiàn)有技術(shù)的容差輸入電路的示例的示意性電路圖；圖2是示出降壓設(shè)備的背柵電壓和輸入緩沖器電路的輸入電壓之間的關(guān)系的曲線圖；圖3是根據(jù)本發(fā)明的第一實施例的容差輸入電路的示意性電路圖；圖4是根據(jù)本發(fā)明的第二實施例的容差輸入電路的示意性電路圖；圖5是根據(jù)本發(fā)明的第三實施例的容差輸入電路的示意性電路圖；圖6是根據(jù)本發(fā)明的第四實施例的容差輸入電路的示意性電路圖；圖7是示出圖6的容差輸入電路的電壓控制電路的示意性電路圖；圖8是示出輸出緩沖器電路的示意性電路圖，該電路并入了圖6的容差輸入電路的電壓控制電路。
具體實施例方式
在附圖中，類似的標號始終用于類似的元件。
圖3是根據(jù)本發(fā)明的第一實施例的容差輸入電路200的示意性電路圖。圖3示出晶體管Tr2和輸入緩沖器電路2，它們與圖1所示的現(xiàn)有技術(shù)示例的晶體管Tr2和輸入緩沖器電路2相同。
N溝道MOS晶體管Tr3連接在輸入墊1和輸入緩沖器電路2的輸入端之間。晶體管Tr3的柵極被提供了來自電源VDD的電壓，并且晶體管Tr3充當降壓設(shè)備。N溝道MOS晶體管Tr4連接在晶體管Tr3的背柵和輸入墊1之間。晶體管Tr4的柵極被提供了來自電源VDD的電壓。晶體管Tr4始終保持被激活。當輸入墊1被提供電壓高于電源VDD的電壓的電壓信號時，電壓VDD-Vth4(Vth4表示晶體管Tr4的閾值)被施加到晶體管Tr3的背柵。另外，晶體管Tr4的背柵被提供了地電勢，也就是襯底電勢。
在容差輸入電路200中，當提供到輸入墊1的輸入信號具有低電壓(例如0V)時，晶體管Tr3始終保持被激活，并且輸入緩沖器電路2的輸入電壓Va被設(shè)置成低電平。在此狀態(tài)下，晶體管Tr4也始終保持被激活，并且晶體管Tr3的背柵電壓Vg3被設(shè)置成低電平。因此，當提供到輸入墊1的信號具有低電平時，容差輸入電路200按與圖1所示的現(xiàn)有技術(shù)的容差輸入電路100相同的方式工作。
當提供到輸入墊1的輸入信號升高到電壓高于電源VDD的電壓的高電平時，輸入緩沖器電路2的輸入電壓Va被設(shè)置為VDD-Vth3。在此狀態(tài)下，晶體管Tr3的背柵電壓Vg3增大到電源VDD-Vth4。這減小了晶體管Tr3的閾值Vth3。這樣，與現(xiàn)有技術(shù)示例相比，輸入緩沖器電路2的輸入電壓Va被增大了。更具體而言，參考圖2，當輸入緩沖器電路2的輸入信號Vah2升高到高電平時，晶體管Tr3的閾值Vth3減小，并且輸入信號的電壓Vah2增大。這為輸入緩沖器電路2的閾值Vx確保了充分的裕量M。
第一實施例的容差輸入電路200具有下述優(yōu)點。
(1)當電壓高于電源VDD的電壓的信號被提供到輸入墊1時，輸入緩沖器電路2的輸入電壓Va被減小到VDD-Vth3。這確保了輸入電壓Va低于輸入緩沖器電路2的擊穿電壓。
(2)當電壓高于電源VDD的電壓的信號被提供到輸入墊1時，充當降壓設(shè)備的晶體管Tr3的閾值Vth3減小。這確保了輸入緩沖器電路2的閾值Vx和輸入電壓Va之間的裕量M。因此，防止了輸入緩沖器電路2的異常工作。
(3)只向現(xiàn)有技術(shù)示例添加了晶體管Tr4。從而沒有顯著擴大電路規(guī)模。
(4)晶體管Tr3的閾值Vth3被減小。從而，即使制造差異導(dǎo)致晶體管Tr3的閾值Vth3的差異，這種差異的影響也能被最小化。
圖4是根據(jù)本發(fā)明的第二實施例的容差輸入電路300的示意性電路圖。在第二實施例中，多個N溝道MOS晶體管被用于向晶體管Tr3提供背柵電壓Vg3。更具體而言，N溝道MOS晶體管Tr5具有連接到輸入墊1的漏極和連接到后級中的晶體管(未示出)的背柵的源極。N溝道MOS晶體管Tr6具有連接到輸入墊1的漏極和連接到后級中的晶體管Tr7的背柵的源極。另外，N溝道MOS晶體管Tr7具有連接到輸入墊1的漏極和連接到晶體管Tr3的背柵的源極。晶體管Tr5至Tr7的柵極被提供了來自電源VDD的電壓。容差輸入電路300的其他部件是按與第一實施例中的容差輸入電路200相同的方式配置的。
在容差輸入電路300中，晶體管Tr6、Tr7和Tr3的背柵電壓Vg6、Vg7和Vg3被順序地增大。此操作順序地減小了晶體管Tr6、Tr7和Tr3的閾值。這樣，與第一實施例相比，晶體管Tr3的閾值被進一步減小。因此，當輸入墊1被提供具有高電平的信號時，輸入緩沖器電路2的輸入電壓Va被減小到電源VDD的電壓或更小，并且與第一實施例相比，輸入緩沖器電路2的閾值的裕量被進一步增大。
圖5是根據(jù)本發(fā)明的第三實施例的容差輸入電路400的示意性電路圖。在第三實施例中，第一實施例中的晶體管Tr3的背柵連接到晶體管Tr3的源極，或者輸入緩沖器電路2的輸入端。容差輸入電路400的其他部件是按與第一實施例的容差輸入電路200相同的方式配置的。
在容差輸入電路400中，當提供到輸入墊1的信號具有高電平時，輸入緩沖器電路2的輸入電壓Va被減小到VDD-Vth3。但是，輸入電壓Va被提供到晶體管Tr3的背柵。這減小了晶體管Tr3的閾值Vth3。因此，第三實施例的容差輸入電路400具有與第一實施例的容差輸入電路相同的優(yōu)點。另外，不需要用于提供晶體管Tr3的背柵電壓的新設(shè)備。因此沒有擴大電路規(guī)模。
圖6是根據(jù)本發(fā)明的第四實施例的容差輸入電路500的示意性電路圖。在第四實施例中，電壓控制電路3控制充當降壓設(shè)備的晶體管Tr3的柵極電壓。具有第一、第二和第三實施例中的任何一個的配置的背柵電壓控制電路4控制晶體管Tr3的背柵電壓。
現(xiàn)將參考圖7詳細描述電壓控制電路3的配置。P溝道MOS晶體管Tr8具有被提供了來自電源VDD的電壓的源極，以及連接到輸入墊1的柵極。晶體管Tr8的漏極連接到P溝道MOS晶體管Tr9的漏極。晶體管Tr9具有被提供了來自電源VDD的電壓的柵極，以及連接到輸入墊1的源極。晶體管Tr8和Tr9的漏極生成輸出信號OUT，該輸出信號被提供到晶體管Tr8和Tr9的背柵。
在電壓控制電路3中，如果提供到輸入墊1的信號具有低電平(地電平)，則晶體管Tr8被激活，而晶體管Tr9被滅活(inactivated)。這將輸出信號OUT設(shè)置成電源VDD的電平。當提供到輸入墊1的信號升高到比電源VDD高出對應(yīng)于晶體管Tr9的閾值電壓的量的高電平時，晶體管Tr8被滅活，而晶體管Tr9被激活。這樣，輸出信號OUT被設(shè)置成提供到輸入墊1的電壓。
晶體管Tr3的柵極被提供了電壓控制電路3的輸出信號OUT。這樣，如果輸入墊1的輸入電壓具有低電平，則晶體管Tr3的柵極被提供電源VDD的電壓。從而，第四實施例的容差輸入電路500按與第一實施例的容差輸入電路200相同的方式工作。如果輸入墊1的輸入電壓被設(shè)置成高電平，則晶體管Tr3的柵極被提供輸入墊1的輸入電壓，該輸入電壓高于電源VDD的電壓。因此，輸入緩沖器電路2的輸入電壓Va升高到通過從輸入墊1的輸入電壓中減小對應(yīng)于晶體管Tr3的閾值的量而獲得的電壓。在此狀態(tài)下，由于背柵電壓的控制，晶體管Tr3的閾值被減小。這進一步增大了輸入緩沖器電路2的輸入電壓Va。因此，在第四實施例中，與以上每個實施例相比，輸入電壓距離輸入緩沖器電路2的閾值的裕量被進一步增大。
電壓控制電路3可作為背柵電壓控制電路而被并入，該背柵電壓控制電路控制配置輸出緩沖器電路的P溝道MOS晶體管的背柵電壓。更具體而言，參見圖8，配置輸出緩沖器電路的P溝道MOS晶體管Tr10的背柵被提供了電壓控制電路3的輸出信號OUT。當提供到輸入/輸出墊5的信號的電壓高于電源VDD的電壓時，電壓控制電路3的輸出信號OUT被設(shè)置成提供到輸入/輸出墊5的電壓。這防止了泄漏電流從輸入/輸出墊5經(jīng)過Tr10的背柵流動到電源VDD。
當容差輸入電路500連接到輸入/輸出墊5時，電壓控制電路3的輸出信號被提供到晶體管Tr3的柵極。這使得用于控制輸出緩沖器電路的背柵電壓的電壓控制電路3也能夠用作容差輸入電路500的電壓控制電路。
對于本領(lǐng)域的技術(shù)人員應(yīng)該顯而易見的是，在不脫離本發(fā)明的精神或范圍的情況下，本發(fā)明可按許多其他特定形式來實現(xiàn)。具體而言，應(yīng)該理解本發(fā)明可按以下形式來實現(xiàn)。
可使用具有滯后特性的輸入緩沖器電路2。在此情況下，以上每個實施例都允許輸入緩沖器電路2工作，而不必改變滯后特性。
這些示例和實施例應(yīng)該被視為示例性的而不是限制性的，并且本發(fā)明不應(yīng)該被限制為這里給出的細節(jié)，而是可以在所附權(quán)利要求書的范圍以及等同物內(nèi)被修改。
權(quán)利要求
1.一種用于連接到電源(VDD)和輸入墊(1)的容差輸入電路(200；300；400；500)，該容差輸入電路包括輸入電路(2)以及連接在所述輸入墊和所述輸入電路之間的降壓設(shè)備，該降壓設(shè)備包括第一N溝道MOS晶體管(Tr3)，所述降壓設(shè)備的第一N溝道MOS晶體管具有被提供了來自所述電源的電壓的柵極，其中提供給所述輸入墊的高電壓信號的電壓被所述降壓設(shè)備減小到低于或等于所述電源的電壓的值，并被提供給所述輸入電路，所述第一N溝道MOS晶體管包括背柵，所述容差輸入電路的特征在于背柵電壓控制電路(4)，其連接到所述降壓設(shè)備中的第一N溝道MOS晶體管的背柵，用于在所述輸入墊被提供所述高電壓信號時，增大所述降壓設(shè)備中的第一N溝道MOS晶體管的背柵電壓。
2.如權(quán)利要求1所述的容差輸入電路(200)，其特征在于所述背柵電壓控制電路(4)包括第二N溝道MOS晶體管(Tr4)，其連接在所述輸入墊和所述降壓設(shè)備中的第一N溝道MOS晶體管的背柵之間，并且具有連接到所述電源的柵極。
3.如權(quán)利要求1所述的容差輸入電路(300)，其特征在于所述背柵電壓控制電路(4)包括第二N溝道MOS晶體管(Tr7)，其連接在所述輸入墊和所述降壓設(shè)備中的第一N溝道MOS晶體管的背柵之間，并且所述第二N溝道MOS晶體管(Tr7)包括背柵；以及第三N溝道MOS晶體管(Tr6)，其連接在所述輸入墊和所述第二N溝道MOS晶體管(Tr7)的背柵之間。
4.如權(quán)利要求1所述的容差輸入電路(400)，其特征在于所述背柵電壓控制電路(4)是通過連接所述降壓設(shè)備中的第一N溝道MOS晶體管的所述背柵和源極來配置的。
5.如權(quán)利要求1所述的容差輸入電路(500)，其特征還在于電壓控制電路(3)，其連接到所述輸入墊和所述降壓設(shè)備中的第一N溝道MOS晶體管的柵極，用于在所述輸入墊被提供電壓高于或等于所述電源的電壓的高電壓信號時，向所述降壓設(shè)備中的第一N溝道MOS晶體管的柵極提供所述高電壓信號。
6.如權(quán)利要求5所述的容差輸入電路(500)，其特征在于所述容差輸入電路(500)連接到包括P溝道MOS晶體管(Tr10)的輸出緩沖器電路，并且所述電壓控制電路(3)控制所述P溝道MOS晶體管(Tr10)的背柵電壓。
7.如權(quán)利要求1所述的容差輸入電路(200；300；400；500)，其特征還在于N溝道MOS晶體管(Tr2)，其按二極管方式連接在所述電源和一個節(jié)點之間，所述節(jié)點在所述輸入電路和所述降壓設(shè)備之間。
8.一種用于連接到電源(VDD)和輸入墊(1)的容差輸入電路(200；300)，該容差輸入電路包括輸入電路(2)以及連接在所述輸入墊和所述輸入電路之間的第一N溝道MOS晶體管(Tr3)，所述第一N溝道MOS晶體管具有連接到所述電源的柵極，所述第一N溝道MOS晶體管包括背柵，所述容差輸入電路的特征在于第二N溝道MOS晶體管(Tr4；Tr7)，其連接在所述輸入墊和所述第一N溝道MOS晶體管的背柵之間。
9.如權(quán)利要求8所述的容差輸入電路(200)，其特征在于所述第二N溝道MOS晶體管(Tr4)包括連接到所述電源的柵極和連接到地(GND)的背柵。
10.如權(quán)利要求8所述的容差輸入電路(200，300)，其特征還在于N溝道MOS晶體管(Tr2)，其按二極管方式連接在所述電源和一個節(jié)點之間，所述節(jié)點在所述輸入電路和所述第一N溝道MOS晶體管之間。
11.如權(quán)利要求8所述的容差輸入電路(300)，其特征還在于第三N溝道MOS晶體管(Tr6)，在連接在所述輸入墊和所述第二N溝道MOS晶體管(Tr7)的背柵之間。
12.如權(quán)利要求11所述的容差輸入電路(300)，其特征在于所述第三N溝道MOS晶體管(Tr6)包括連接到所述電源的柵極和連接地的背柵。
13.如權(quán)利要求8所述的容差輸入電路(200；300)，其特征還在于第一P溝道MOS晶體管(Tr8)，其連接在所述第一N溝道MOS晶體管的柵極和所述電源之間，所述第一P溝道MOS晶體管(Tr8)具有連接到所述輸入墊的柵極和連接到所述第一N溝道MOS晶體管的柵極的背柵；以及第二P溝道MOS晶體管(Tr9)，其連接在所述第一N溝道MOS晶體管的柵極和所述輸入墊之間，所述第二P溝道MOS晶體管(Tr9)具有連接到所述電源的柵極和連接到所述第一N溝道MOS晶體管的柵極的背柵。
14.一種用于連接到電源(VDD)和輸入墊(1)的容差輸入電路(400)，該容差輸入電路包括輸入電路(2)以及連接在所述輸入墊和所述輸入電路之間的第一N溝道MOS晶體管(Tr3)，所述容差輸入電路的特征在于所述第一N溝道MOS管具有連接到所述電源的柵極和連接到一個節(jié)點的背柵，所述節(jié)點在所述第一N溝道MOS晶體管和所述輸入電路之間。
15.如權(quán)利要求14所述的容差輸入電路(400)，其特征還在于第二N溝道MOS晶體管(Tr2)，其按二極管方式連接在所述電源和所述節(jié)點之間。
全文摘要
本發(fā)明提供了一種容差輸入電路(200；300；400；500)，不論制造差異如何，都穩(wěn)定工作，而不必調(diào)整輸入電路(2)的閾值。該容差輸入電路包括降壓設(shè)備，該電壓設(shè)備是由連接在輸入墊(1)和輸入電路之間的N溝道MOS晶體管(Tr3)所配置的。來自電源(VDD)的電壓被提供到降壓設(shè)備中的N溝道MOS晶體管的柵極，以將提供到輸入墊的高電壓信號的電壓減小到電源電壓或更低。電壓減小后的信號被提供到輸入電路。該容差輸入電路包括背柵電壓控制電路(4)，用于在輸入墊被提供高電壓信號時，增大降壓設(shè)備中的N溝道MOS晶體管的背柵電壓。
文檔編號H03K19/0185GK1841931SQ20051010586
公開日2006年10月4日 申請日期2005年9月29日 優(yōu)先權(quán)日2005年3月29日
發(fā)明者鈴木豐樹, 富田光明, 巖本雅博, 宇野治 申請人:富士通株式會社