專利名稱：電壓電平轉換器的制作方法
技術領域：
本發(fā)明涉及一種電壓電平轉換器，特別是涉及一種能降低輸出端的噪聲及抖動(jitter)現(xiàn)象的電壓電平轉換器。
背景技術：
以現(xiàn)代集成電路系統(tǒng)而言，其核心邏輯單元及輸入/輸出單元通常使用兩種不同的供應電壓。以0.13μm工藝為例，核心邏輯單元通常被供以1.2伏特的電壓，而輸入/輸出單元則通常被供以3.3伏特的電壓。由于操作電壓的不同，核心邏輯單元與輸入/輸單元之間需設以一轉換電路，以使1.2伏特電壓能轉換成3.3伏特，此一轉換電路一般稱作「電壓電平轉換器」。
圖1所示為一種傳統(tǒng)電壓電平轉換器10，其包含PMOS晶體管PG1及PG2、NMOS晶體管NG1及NG2與一反相器INV，其中所述PMOS晶體管PG1及PG2稱作上拉晶體管，所述NMOS晶體管NG1及NG2則稱為下拉晶體管。現(xiàn)令供應電壓VccH為3.3伏特，而輸入端I的輸入電壓為一介于0至1.2伏特間的矩形波。當輸入電壓Vin由低電平的0伏特變換至高電平的1.2伏特時，NMOS晶體管NG1被導通，且PMOS晶體管PG2的柵極變?yōu)榈碗娖蕉筆MOS PG2導通，故輸出端0的輸出為一高電平的3.3伏特電壓。因此，電壓電平轉換器將1.2伏特的輸入電壓Vin轉換為3.3伏特的輸出電壓Vout。然而，由于0伏特不能瞬間轉換至1.2伏特，因此轉換期間所經(jīng)過的較低輸入電壓Vin可能無法使各PMOS晶體管PG1及PG2與NMOS晶體管NG1及NG2達到實際開關動作，因只有其柵極被充電至臨界電壓(約0.8伏特)以上方能達開關結果。另外，PMOS晶體管PG2及NMOS晶體管NG2在分別趨向于導通及截止與分別趨向于截止及導通的過程中對于輸出電壓Vout的上拉及下拉有互相競爭的現(xiàn)象，因此輸出電壓Vout在轉變成低電平時速度較慢，波形亦因此失真。如圖2的輸入電壓Vin及輸出電壓Vout波形所示，輸入電壓Vin在由低電平轉換至高電平時，輸出電壓Vout于一延遲時間Tr后才拉升至高電平；且輸入電壓Vin在轉換至低電平時，輸出電壓Vout于一延遲時間Tf后才降至低電平。因此，輸出波相較于輸入波存有失真情形。
當輸入的Vin產(chǎn)生噪聲而無法很準確維持為一定值時，此一因互相競爭而產(chǎn)生的失真不隨之改變，最后使輸出的轉換時間漂移，這一般稱作「抖動」現(xiàn)象，一般皆希望將之降低以獲得與輸入波相同的輸出波。另外，當輸入波存在噪聲時，電壓電平轉換器的各晶體管的開關情形與無噪聲時不盡相同，故輸出波會隨時間變動，且此變動亦是一般希望加以降低的。
此外，由于NMOS晶體管NG1，NG2所承受的最高電壓約為2.5伏特，因此其柵極需制作得較厚，故其臨界電壓亦較高。此時，較低的輸入電壓Vin不能使NMOS晶體管NG1，NG2導通，故NMOS晶體管NG1，NG2的切換速度慢。因此，下拉晶體管NG1，NG2的柵極厚度以較低為佳，以使其切換速度獲得改善。
鑒于上述，需要提供一種具有較低柵極厚度的下拉晶體管、并具有降低噪聲及抖動的影響的電壓電平轉換器。

發(fā)明內(nèi)容
本發(fā)明提出一種具有較低柵極厚度的下拉晶體管的電壓電平轉換器。
本發(fā)明的提出一種具有較低輸出端噪聲及抖動現(xiàn)象的電壓電平轉換器。
本發(fā)明的電壓電平轉換器包含一上拉電路、一壓降電路及一下拉電路，其中該壓降電路用以降低該下拉電路所承受的電壓，故該下拉電路中NMOS晶體管的柵極厚度得以降低。
本發(fā)明的電壓電平轉換器包含一上拉電路、一壓降電路、一路徑切割電路及一下拉電路，其中該路徑切割電路的一NMOS晶體管在該輸入電壓轉換電平時將對應該NMOS晶體管的上拉電路及下拉電路的電流路徑切斷，故該上拉及下拉電路的競爭現(xiàn)象不再出現(xiàn)，該輸出電壓的噪聲及抖動現(xiàn)象得以降低。
本發(fā)明的目的、優(yōu)點及原理將經(jīng)由結合附圖對較佳實施例的詳述而說明。


在結合附圖對下述較佳實施例的詳細說明后，本發(fā)明的上述及其它目的及特征將變得凸顯易懂，其中
圖1為傳統(tǒng)電壓電平轉換器的示意圖；圖2為圖1的電壓電平轉換器的波形示意圖；圖3為本發(fā)明的一電壓電平轉換器實施例的示意圖；圖4為本發(fā)明的另一電壓電平轉換器實施例的示意圖；圖5a為本發(fā)明的另一電壓電平轉換器實施例的一主轉換級的示意圖；圖5b為本發(fā)明的該另一電壓電平轉換器實施例的一輸入緩沖級的示意圖；圖5c為本發(fā)明的該另一電壓電平轉換器實施例的一輸出緩沖級的示意圖；及圖6為圖5的電壓電平轉換器及傳統(tǒng)電壓電平轉換器的抖動程度比較圖。
附圖符號說明10 傳統(tǒng)電壓電平轉換器30 電壓電平轉換器31 上拉電路 33 壓降電路34 下拉電路 42 路徑阻隔電路50 電壓電平轉換器51 輸入級緩沖電路52 輸出級緩沖電路52’ 第一輸出緩沖電路52” 第二輸出緩沖電路 GND 地INV反相器NG1，NG2 NMOS晶體管PG1，PG2 PMOS晶體管P1，P2，P3，P4，P5，P6，P7，P8，P9，P10 PMOS晶體管N1，N2，N3，N4，N5，N6，N7，N8，N9，N10，N11，N12 NMOS晶體管具體實施方式
請參閱圖3，圖中所示為本發(fā)明的電壓電平轉換器的一實施例。如圖所示，該電壓電平轉換器30具有一上拉電路31、一壓降電路33、一下拉電路34，該上拉電路31具有二個PMOS晶體管P1及P2，該壓降電路33具有四個NMOS晶體管N1，N2，N3及N4，該下拉電路34則具有二個NMOS晶體管N5及N6。在本實施例中，一直流電壓VPPIN及一直流電壓源VDDIN被提供為電壓電平轉換器30的操作電壓，而NMOS晶體管N5及N6接至地GND，用以驅動電壓電平轉換器30將一輸入電壓Vin轉換成一輸出電壓Vout，其中直流電壓VPPIN為3.3伏特，直流電壓VDDIN為1.2伏特，輸入電壓Vin為介于0伏特及1.2伏特間的矩形波，輸出電壓Vout則為介于0伏特及3.3伏特間的對應波。此外，該電壓電平轉換器還包含一反相器INV(圖中未示)，用以提供一與該輸入電壓Vin反相的輸入電壓Vinb，輸入電壓Vinb的輸出為一輸出電壓Voutb。
現(xiàn)假設輸入電壓Vin正由高電平轉換至低電平，此時另一輸入電壓Vinb正由低電平轉換至高電平，NMOS晶體管N5正由截止狀態(tài)轉變至導通狀態(tài)，NMOS晶體管N6則正由導通狀態(tài)傳變至截止狀態(tài)，但當該二NMOS晶體管N5，N6的柵極電壓分別在未超過一臨界電壓(約0.7伏特)及降至該臨界電壓以下前卻無法導通及截止。此時，輸出電壓Vout正欲由高電平轉換至低電平，PMOS晶體管P2正欲由截止狀態(tài)轉換至導通狀態(tài)。另一方面，輸出電壓Voutb正欲由低電平轉換至高電平，PMOS晶體管P1正欲由導通狀態(tài)轉換至截止狀態(tài)。當NMOS晶體管N5真正導通后，輸出電壓Vout降至低電平，故PMOS晶體管P2變?yōu)閷顟B(tài)。另一方面，當NMOS晶體管N6真正截止后，輸出電壓Voutb升至高電平，故PMOS晶體管P1變?yōu)榻刂範顟B(tài)。因此，輸入電壓Vin在為低電平的0伏特時，輸出電壓Vout亦為低電平0伏特；而輸入電壓Vinb在為高電壓電平的1.2伏特時，輸出電壓Voutb亦為高電平的3.3伏特。如此，電壓電平轉換的目的便實現(xiàn)。
此外，在壓降電路33中，NMOS晶體管N1，N2具有厚柵極(臨界電壓約為0.8伏特)，而NMOS晶體管N3，N4則具有薄柵極(臨界電壓約為0.7伏特)，故該壓降電路33在NMOS晶體管N5，N6不導通時對上拉電路31所提供的電壓加以約1.5伏特的壓降，在NMOS晶體管N5，N6導通時則不提供以壓降。因此，下拉電路34中NMOS晶體管N5，N6的柵極可以較薄，并可為輸入電壓Vin在切換至高電平時的較低較電壓所導通，故NMOS晶體管N5，N6的導通速度較快?；蛘?，NMOS晶體管N1、N2、N3、N4各以一二極管(圖中未示)代用，因NMOS晶體管N1、N2、N3及N4的功能即各在于提供一電壓降(即一二極管的電壓降)。
請參閱圖4所示，其為本發(fā)明的電壓電平轉換器的另一實施例。在本實施例中，該電壓電平轉換器的所有組件與所提供的直流電壓皆與圖3所示實施例相同，但另加以一路徑阻隔電路42。該路徑阻隔電路42設于上拉電路31及壓降電路33之間，并包含PMOS晶體管P3及P4。當輸入電壓Vin由低電平轉換至高電平時，NMOS晶體管N6正欲由截止狀態(tài)轉變?yōu)閷顟B(tài)，且PMOS晶體管P1正欲由截止狀態(tài)轉變?yōu)閷顟B(tài)，而PMOS晶體管P3正欲由導通狀態(tài)轉變?yōu)榻刂範顟B(tài)。當輸入電壓Vin升高至足以截止PMOS晶體管P3時，PMOS晶體管P1至NMOS晶體管N5的電流路徑被切斷，故PMOS晶體管P1不再能將輸出電壓Vout往上拉，但NMOS晶體管N5則繼續(xù)將輸出電壓Vout往下拉，即PMOS晶體管P1不再參與競爭。因此，輸出電壓Vout在PMOS晶體管P3截止后迅速降至低電平，也因此本發(fā)明的電壓位移準轉換器較不易因Vin的不穩(wěn)而有輸出轉換時間的抖動。
請參閱圖5a、圖5b及圖5c，其為本發(fā)明的電壓電平轉換器的另一實施例。在本實施例中，電壓電平轉換器50是由圖3及圖4所示實施例的電壓電平轉換器(圖5a)加以一輸入級緩沖電路51(圖5b)及一輸出級緩沖電路52(圖5c)而成(以下并稱圖5)。如圖所示，輸入級緩沖電路51包含PMOS晶體管P5及P6與NMOS晶體管N7及N8，輸出級緩沖電路52則包含一第一輸出緩沖電路52’及一第二輸出緩沖電路52”，其中該第一輸出緩沖電路52’包含PMOS晶體管P7及P8與NMOS晶體管N9及N10，該第二輸出緩沖電路52”則包含PMOS晶體管P9及P10與NMOS晶體管N11及N12。該電壓電平轉換器50及該輸入級緩沖電路51與輸出級緩沖電路52的提出是用以使圖3及圖4中輸出電壓Vout，Voutb便于量測，其中輸入級緩沖電路51及第一輸出緩沖電路52’與第二輸出緩沖電路52”皆各以二個同向串接的反相門代用，以分別提供經(jīng)緩沖的輸入訊號Vin2及經(jīng)緩沖的輸出訊號Voutb與Vout。此外，輸出電壓Voutb是由NT2節(jié)點經(jīng)由第一輸出緩沖電路52’而獲得，輸出電壓Vout則是由NT1節(jié)點經(jīng)由第二輸出緩沖電路52”而獲得。
請參閱圖6，其為自圖5的電壓電平轉換器及圖1的傳統(tǒng)電壓電平轉換器所得的模擬波形圖，其中圖1的傳統(tǒng)電壓電平轉換器亦加以如圖5所述的輸入級及輸出級緩沖電路，以與圖5的電壓電平轉換器進行比較。圖5的電壓電平轉換器的輸入電壓波形以Vin表示，另一輸入電壓以Vinb表示，其中Vinb的高電平會變動為仿真電壓源的噪聲。PMOS晶體管P2及P4間的X節(jié)點的電壓以Vx表示，NT2節(jié)點的電壓以VNT2.N表示，一輸出電壓以Vout.N，而其抖動程度則以J.N表示；傳統(tǒng)電壓電平轉換器的輸出電壓以VNT2.0表示，輸出電壓以Vout.0表示，而抖動程度則以J.0表示。由圖可知，當輸入電壓Vin由低電平轉換至高電平時，圖5的電壓電平轉換器的NT2節(jié)點電壓以較快速降至低電平，這是因為前述PMOS晶體管P4截止而切斷PMOS晶體管P2及NMOS晶體管N6的電壓上拉與下拉競爭的緣故，由X節(jié)點的波形Vx即可獲得證實，其中Vx波形在下降一定程度后即不再下降，因其不再隨NMOS晶體管N6的導通而使電壓繼續(xù)下降。由于PMOS晶體管P2不再與NMOS晶體管N6的電壓下拉行為競爭，故NMOS晶體管N6迅速下拉VNT2.N的電壓。由圖可知，VNT2.N的電壓確實難以量測，而再加入輸出級緩沖電路的輸出電壓Vout則易于被量測，此即前述加入輸入及輸出級緩沖電路的緣故。最后請參閱J.0及J.N的波形，其中J.N較J.0所顯示的抖動程度明顯的低，即本發(fā)明的電壓電平換器的抖動程度較傳統(tǒng)的要低，其中抖動程度的定義為輸出電壓Vout.x及Vout.N與一理想輸出波形的差異。
本發(fā)明已以數(shù)個特定實施例描述于上，本領域的技術人員可以在不脫離本發(fā)明精神及范圍的前提下加以改變或修改。例如，所述晶體管可以以能達到相同功能的三端開關組件代用。此外，本發(fā)明的運作原理亦可應用于輸出電壓小于輸入電壓的電壓電平轉換器，此時無需壓降晶體管的存在，且所用的直流電壓可加適當調(diào)整，以使電路能夠正常運作并實現(xiàn)所需結果為原則。因此，本發(fā)明的精神及范圍不僅限于前述說明，而是以后附的權利要求定義的。
權利要求
1.一種電壓電平轉換裝置，用以將一輸入電壓轉換成一輸出電壓，包含有一上拉電路，連接至一第一電壓源，用以上拉該輸出電壓；一壓降電路，連接至該上拉電路，用以提供壓降；以及一下拉電路，其中該下拉電路連接于該壓降電路及接地端間，用以下拉該輸入電壓；其中該上拉電路經(jīng)過一第一節(jié)點以及一第二節(jié)點與該壓降電路連接，該電壓電平轉換裝置有一第一輸出端以及一第二輸出端分別經(jīng)由該第一節(jié)點以及一第二節(jié)點輸出。
2.如權利要求1所述的電壓電平轉換裝置，其中該上拉電路包含有一第一上拉晶體管以及一第二上拉晶體管；其中該第一上拉晶體管的源極端連接至該第一電壓源，漏極端經(jīng)過該第一節(jié)點連接至該壓降電路，柵極端經(jīng)過該第二節(jié)點連接至該第二輸出端；其中該第二上拉晶體管的源極端連接至該第一電壓源，漏極端經(jīng)過該第二節(jié)點連接至該壓降電路，柵極端經(jīng)過該第二節(jié)點連接至該第二輸出端。
3.如權利要求2所述的電壓電平轉換裝置，其中該壓降電路包含有一第一壓降晶體管，一第二壓降晶體管，一第三壓降晶體管，以及一第四壓降晶體管；其中該第一壓降晶體管的漏極端經(jīng)過該第一節(jié)點連接至該第一上拉晶體管的漏極端，柵極端連接該第一電壓源，源極端連接至該第三壓降晶體管的漏極端；其中該第二壓降晶體管的漏極端經(jīng)過該第二節(jié)點連接至該第二上拉晶體管的漏極端，柵極端連接該第一電壓源，源極端連接至該第四壓降晶體管的漏極端；其中第三壓降晶體管的漏極端連接至該第一壓降晶體管的源極端，柵極端連接該一第二電壓源，源極端連接至該下拉電路；其中第四壓降晶體管的漏極端連接至該第四晶體管的源極端，柵極端連接該第二電壓源，源極端連接至該下拉電路。
4.如權利要求3所述的電壓電平轉換裝置，其中該第一壓降晶體管以及該第二壓降晶體管為厚柵極的NMOS晶體管，該第三壓降晶體管以及該第四壓降晶體管為薄柵極的NMOS晶體管。
5.如權利要求1所述的電壓電平轉換裝置，其中該下拉電路包含有一第一下拉晶體管，以及一第二下拉晶體管；其中該第一上拉晶體管的漏極端連接至該壓降電路，柵極端連接至該第一輸入端，源極端接地；其中該第二上拉晶體管的漏極端連接至該壓降電路，柵極端連接至該第二輸入端，源極端接地。
6.如權利要求5所述的電壓電平轉換裝置，其中該下拉電路還包含有一反向器，該反向器使得輸入至該第二輸入端的輸入電壓反向于輸入該第一輸入端的輸入電壓。
7.如權利要求1所述的電壓電平轉換裝置，其中該電壓電平轉換裝置還包含一路徑阻隔電路連接于該上拉電路以及該壓降電路間，用以阻隔該上拉電路與該下拉電路間的電流路徑。
8.如權利要求7所述的電壓電平轉換裝置，其中該路徑阻隔電路包含有一第一阻隔晶體管以及一第二阻隔晶體管；其中該第一阻隔晶體管的源極端連接至該上拉電路，柵極端連接至該第一輸入端，漏極端經(jīng)過該第二輸出端連接至該壓降電路；其中該第二阻隔晶體管的源極端連接至該上拉電路，柵極端連接至該第二輸入端，漏極端經(jīng)過該第一輸出端連接至該壓降電路。
9.如權利要求7所述的電壓電平轉換裝置，其中還包含有一輸入級緩沖電路，其中該輸入級緩沖電路包含有一第一緩沖晶體管，一第二緩沖晶體管，一第三緩沖晶體管，以及一第四緩沖晶體管；其中該第一緩沖晶體管的源極端與該第二緩沖晶體管的源極端相連并連接至該第一電壓源，該第三緩沖晶體管以及該第四緩沖晶體管的源極端接地，該第一緩沖晶體管的柵極端經(jīng)過該第二輸入端連接至該第三緩沖晶體管的柵極端，該第二緩沖晶體管的柵極端經(jīng)過該第二輸入端連接至該第四緩沖晶體管的柵極端，該第一緩沖晶體管的漏極端經(jīng)過該第一輸入端連接至該第三緩沖晶體管的漏極端，該第二緩沖晶體管的漏極端經(jīng)過該第一輸入端連接至該第四緩沖晶體管的漏極端。
10.如權利要求7所述的電壓電平轉換裝置，其中還包含有一第一輸出級緩沖電路，連接于該第一節(jié)點與該第一輸出端間；以及一第二輸出級緩沖電路，連接于該第二節(jié)點以及該第二輸出端間。
11.如權利要求10所述的電壓電平轉換裝置，其中該第一輸出級緩沖電路以及該第二輸出級緩沖電路為兩個同向串接地反相門。
12.如權利要求10所述的電壓電平轉換裝置，其中該第一輸出極緩沖電路以及該第二輸出級緩沖電路皆包含有一第五緩沖晶體管，一第六緩沖晶體管，一第七緩沖晶體管以及一第八緩沖晶體管；其中該第五緩沖晶體管以及該第六緩沖晶體管的源極端分別連接至該第一電壓源，該第七緩沖晶體管以及該第八緩沖晶體管的源極端分別接地，該第五緩沖晶體管，該第六緩沖晶體管，該第七緩沖晶體管以及該第八緩沖晶體管的源極端互相連接。
13.如權利要求12所述的電壓電平轉換裝置，其中該第五緩沖晶體管的柵極端經(jīng)過該第一輸出端連接至該第七緩沖晶體管的柵極端，該第六緩沖晶體管的柵極端經(jīng)過該第一輸出端連接至該第八緩沖晶體管的柵極端。
14.如權利要求13所述的電壓電平轉換裝置，其中該第五緩沖晶體管的柵極端經(jīng)過該第二輸出端連接至該第七緩沖晶體管的柵極端，該第六緩沖晶體管的柵極端經(jīng)過該第二輸出端連接至該第八緩沖晶體管的柵極端。
15.一種電壓電平轉換器，用以將一輸入電壓轉換為一標的電壓與一接地電壓，該電壓電平轉換器包含一第一電路，包含一第一電平上拉晶體管；一第一路徑切割晶體管；以及一第一下拉晶體管；其中該第一電平上拉晶體管，該第一路徑切割晶體管，該第一壓降提供晶體管，以及該第一下拉晶體管依序串接至一接地端；一第二電路，包含一第二電平上拉晶體管；一第二路徑切割晶體管；以及一第二下拉晶體管；其中該第二電平上拉晶體管，該第二路徑切割晶體管，該第二壓降提供晶體管，以及該第二下拉晶體管依序串接至該接地端，該第二上拉晶體管的柵極耦合于一第一節(jié)點，該第一上拉晶體管的柵極耦合于一第二節(jié)點；以及一標的直流電壓源，連接該第一電路及該第二電路的接地端的一側，以提供工作電壓，以及提供該第一壓降提供晶體管及第二壓降提供晶體管的柵極電壓；其中該輸入電壓由該第一下拉晶體管的柵極端及該第一路徑切割晶體管的柵極端饋入，該輸入信號的反相信號由該第二下拉晶體管的柵極端及該第二路徑切割晶體管的柵極端饋入；其中當該輸入電壓為高電平時，該第二節(jié)點輸出該標的電壓，當該輸入電壓為低電壓電平時，該第二節(jié)點輸出該接地電壓；其中當該輸入電壓由該高電平切換至該低電平時，該第二路徑切割電路截止，該第二上拉晶體管不將該輸出電壓上拉，只由該第二下拉晶體管將該輸入電壓下拉。
16.如權利要求15所述的電壓電平轉換器，其中該第一節(jié)點為該第一路徑切割晶體管與該第一下拉晶體管的連接點，該第二節(jié)點為該第二路徑切割晶體管與該第二下拉晶體管的連接點。
17.如權利要求15所述的電壓電平轉換器，其中該第一電路還包含有一第一壓降提供晶體管，該第二電路還包含有一第二壓降提供晶體管。
18.如權利要求17所述的電壓電平轉換器，其中該第一節(jié)點為該第一路徑切割晶體管與該第一壓降提供晶體管的連接點，該第二節(jié)點為該第二路徑切割晶體管與該第二壓降提供晶體管的連接點。
全文摘要
披露了一種電壓電平轉換器，其包含一上拉電路、一路徑切割電路、一壓降電路及一下拉電路，并用以將一輸入電壓轉換成一不同電平的輸出電壓。由于該壓降電路的存在，該下拉電路的晶體管所接收的電壓較低，故得以薄柵極晶體管為之，有助于晶體管切換速度的改善。此外，由于該路徑切割電路在該輸入電壓轉換電平時將該上拉電路與該下拉電路隔離，該上拉及下拉電路的競爭現(xiàn)象不再出現(xiàn)，故該輸出電壓的噪聲及抖動現(xiàn)象得以降低。
文檔編號H03K19/0185GK1764069SQ20051010882
公開日2006年4月26日 申請日期2005年9月30日 優(yōu)先權日2005年9月30日
發(fā)明者黃超圣 申請人:威盛電子股份有限公司