專利名稱：新型時鐘動態(tài)切換電路的制作方法
技術領域：
本實用新型涉及電路設計，尤其是針對SOC(System on a Chip)芯片的低功耗設計中時鐘切換的電路實現(xiàn)。
背景技術：
集成電路中在2個時鐘間動態(tài)切換是常見的，通常是為了降低芯片功耗。這需要一個時鐘動態(tài)切換電路來實現(xiàn)。這個電路要實現(xiàn)的功能(如圖1所示)，switch_0為高時，clk_out表現(xiàn)為clk_0；當switch_0為低時，clk_out表現(xiàn)為clk_1.
傳統(tǒng)方法一直接用2路選擇器(圖2)的實現(xiàn)方法最簡單，可是存在潛在的問題。
潛在的問題之一如圖3所示，當switch_0在clk_1的上升沿之后很快地跳變?yōu)?，會在clk_out形成一個很窄的正脈沖。這樣的clk_out可能會導致集成電路出錯。
潛在的問題之二如圖4所示，當switch_0在clk_1 clk_0之間跳變，可能會在clk_out形成一個很窄的負脈沖。這樣的clk_out可能會導致集成電路出錯。出現(xiàn)的原因是，當選擇信號切換時，有可能前后2種時鐘的正脈沖靠得很近。
傳統(tǒng)方法二使用鎖存器來改進電路(圖5)，消除了潛在的問題之一(圖6)。潛在的問題之二仍然有可能發(fā)生。

發(fā)明內(nèi)容
本實用新型的目的在于提供一種新型時鐘動態(tài)切換電路，主要解決現(xiàn)有的時鐘動態(tài)切換電路使用時，當switch_0在clk_1和clk_0之間跳變，可能會在clk_out形成一個很窄的負脈沖的技術問題，它適用于任意兩個不同頻率不同相位時鐘之間的切換。
本實用新型解決其技術問題所采用的技術方案是一種該新型時鐘動態(tài)切換電路中電路元器件的組成和連接關系是1、switch_0信號輸入端分別連接到第一寄存器的D端和第一與門的輸入端；2、clk_0信號輸入端分別連接到第一寄存器、雙寄存器同步電路、第一鎖存器的clk端和第二與門的輸入端；其中，接入第一鎖存器的是clk_0信號的反向信號；3、clk_1信號輸入端分別連接到第二寄存器、第二鎖存器的clk端和第三與門的輸入端；其中，接入第二鎖存器的是clk_1信號的反向信號；4、該第一寄存器的Q端分別連接到第二寄存器、雙寄存器同步電路的D端和或非門的輸入端；該或非門的另一輸入端則與第二寄存器12的Q端，而其輸出端則連接到第二鎖存器的D端；
5、第一與門的另一輸入端與雙寄存器同步電路的Q端連接，其輸出端則連接到第一鎖存器的D端；6、第二與門的另一輸入端與第一鎖存器的Q端連接，其輸出端連接到一或門輸入端；7、第三與門的另一輸入端與第二鎖存器的Q端連接，其輸出端連接到或門的另一輸入端；8、該或門輸出端是該時鐘動態(tài)切換電路的輸出端，并將經(jīng)過處理的時鐘信號輸出。
本實用新型的有益效果是完全避免了時鐘動態(tài)切換過程中可能出現(xiàn)的問題，并且電路規(guī)模較小，適用于任意兩個不同頻率不同相位時鐘之間的切換。


圖1是2個時鐘間動態(tài)切換的電路波形圖。
圖2是現(xiàn)有用2路選擇器的時鐘動態(tài)切換電路圖。
圖3是圖2電路使用時潛在問題一的電路波形圖。
圖4是圖2電路使用時潛在問題二的電路波形圖。
圖5是現(xiàn)有用鎖存器的時鐘動態(tài)切換電路圖。
圖6是圖5電路使用時潛在問題的電路波形圖。
圖7是本實用新型時鐘動態(tài)切換電路圖。
圖8是圖7電路使用狀態(tài)的波形圖。
具體實施方式
請參閱圖7，它是本實用新型時鐘動態(tài)切換電路圖。如圖所示它是在圖5電路的基礎上，先用同步電路對選擇信號同步，再通過寄存器延遲的方法，產(chǎn)生延遲信號。通過選擇適當?shù)男盘柈a(chǎn)生clk_out。限制兩次時鐘切換之間的時間必須大于5個慢速時鐘周期和5個快速時鐘周期總長。
該電路的原理是它在時鐘切換時刻，輸出時鐘一段時間保持為低，從而避免了窄脈沖的產(chǎn)生，保證電路的穩(wěn)定性。僅需要少量的寄存器及鎖存器，支持非同步的輸入及任意頻率比例的2輸入時鐘。
如圖7，該新型時鐘動態(tài)切換電路中電路元器件的組成和連接關系是1、switch_0信號輸入端分別連接到第一寄存器11的D端和第一與門21的輸入端；2、clk_0信號輸入端分別連接到第一寄存器11、雙寄存器同步電路13、第一鎖存器31的clk端和第二與門22的輸入端；其中，接入第一鎖存器31的是clk_0信號的反向信號；3、clk_1信號輸入端分別連接到第二寄存器12、第二鎖存器32的clk端和第三與門23的輸入端；其中，接入第二鎖存器32的是clk_1信號的反向信號；4、該第一寄存器11的Q端分別連接到第二寄存器12、雙寄存器同步電路13的D端和或非門4的輸入端；該或非門4的另一輸入端則與第二寄存器12的Q端，而其輸出端則連接到第二鎖存器32的D端；5、第一與門21的另一輸入端與雙寄存器同步電路13的Q端連接，其輸出端則連接到第一鎖存器31的D端；6、第二與門22的另一輸入端與第一鎖存器31的Q端連接，其輸出端連接到一或門5輸入端；7、第三與門23的另一輸入端與第二鎖存器32的Q端連接，其輸出端連接到或門5的另一輸入端；8、該或門5輸出端是該時鐘動態(tài)切換電路的輸出端，并將經(jīng)過處理的時鐘信號輸出。
請參閱圖8，使用本實用新型的時鐘動態(tài)切換電路完全避免了時鐘動態(tài)切換過程中可能出現(xiàn)的問題，特別是避免當switch_0在clk_1 clk_0之間跳變時，可能會在clk_out形成一個很窄的負脈沖的問題，并且電路規(guī)模較小。
權利要求1.一種新型時鐘動態(tài)切換電路，其特征是該電路中元器件的構成和連接關系是①switch_0信號輸入端分別連接到第一寄存器(11)的D端和第一與門(21)的輸入端；②clk_0信號輸入端分別連接到第一寄存器(11)、雙寄存器同步電路(13)、第一鎖存器(31)的clk端和第二與門(22)的輸入端；其中，接入第一鎖存器(31)的是clk_0信號的反向信號；③clk_1信號輸入端分別連接到第二寄存器(12)、第二鎖存器(32)的clk端和第三與門(23)的輸入端；其中，接入第二鎖存器(32)的是clk_1信號的反向信號；④該第一寄存器(11)的Q端分別連接到第二寄存器(12)、雙寄存器同步電路(13)的D端和或非門(4)的輸入端；該或非門(4)的另一輸入端則與第二寄存器(12)的Q端，而其輸出端則連接到第二鎖存器(32)的D端；⑤第一與門(21)的另一輸入端與雙寄存器同步電路(13)的Q端連接，其輸出端則連接到第一鎖存器(31)的D端；⑥第二與門(22)的另一輸入端與第一鎖存器(31)的Q端連接，其輸出端連接到一或門(5)輸入端；⑦第三與門(23)的另一輸入端與第二鎖存器(32)的Q端連接，其輸出端連接到或門(5)的另一輸入端；⑧該或門(5)輸出端是該時鐘動態(tài)切換電路的輸出端。
專利摘要本實用新型涉及一種新型時鐘動態(tài)切換電路，其電路的原理是在時鐘切換時刻，輸出時鐘一段時間保持為低，從而避免了窄脈沖的產(chǎn)生，保證電路的穩(wěn)定性。該電路主要由三個寄存器及兩個鎖存器連接組成，先用同步電路對選擇信號同步，再通過寄存器延遲的方法，產(chǎn)生延遲信號，通過選擇適當?shù)男盘柈a(chǎn)生clk_out。本實用新型主要解決現(xiàn)有的時鐘動態(tài)切換電路使用時，當switch_0在clk_1和clk_0之間跳變，可能會在clk_out形成一個很窄的負脈沖的技術問題，它適用于任意兩個不同頻率不同相位時鐘之間的切換。
文檔編號H03K19/173GK2872451SQ20052004618
公開日2007年2月21日 申請日期2005年11月1日 優(yōu)先權日2005年11月1日
發(fā)明者朱志明, 吳子熙, 賴志強, 李長征 申請人:智多微電子(上海)有限公司