專利名稱：可重新配置的信號(hào)處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可重新配置的信號(hào)處理器。
背景技術(shù)：
近年來，對(duì)用來安裝用于執(zhí)行各種信號(hào)處理的多個(gè)電路的總括式系統(tǒng)LSI、即片上系統(tǒng)(SoC)提出了要求。然而，對(duì)于SoC來說，集成在系統(tǒng)LSI上的所有電路或功能將被同時(shí)操作極少見，并且，通常，僅僅操作全部電路的百分之幾到40％。此外，當(dāng)所安裝的各個(gè)電路塊被分解為具有特定尺寸的組時(shí)，在幾乎所有情況下，重復(fù)執(zhí)行相似的信號(hào)處理或計(jì)算操作。作為在這種情況下減小面積(dimension)和功耗的手段，提出了動(dòng)態(tài)可重新配置處理器(以下簡稱為DRP)。
在DRP中，以矩陣的形式布置多個(gè)計(jì)算單元，并且DRP包括用于在一個(gè)時(shí)鐘周期內(nèi)重新建立(配置)所述計(jì)算單元的連接(電路結(jié)構(gòu))的功能。結(jié)果，利用較少的電路資源而允許對(duì)各種信號(hào)處理電路的改變，從而提供減小的電路面積和用電的減少。
圖13是示出處理器元件1301、系統(tǒng)控制CPU1305、配置信息存儲(chǔ)存儲(chǔ)器1306、配置控制電路1308、數(shù)據(jù)存儲(chǔ)器1310、總線1311和開關(guān)單元1312的傳統(tǒng)的可重新配置的處理器的說明圖。
此外，圖14是當(dāng)不包括電源重新配置功能時(shí)的傳統(tǒng)示例中的總線和開關(guān)單元的說明圖，其中示出了總線1401、開關(guān)單元1402、配置信息存儲(chǔ)存儲(chǔ)器1403、配置信息解碼器1404、配置控制電路1405、輸入寄存器1406和處理器元件(計(jì)算單元)1407。

發(fā)明內(nèi)容
<本發(fā)明要解決的問題>
由于傳統(tǒng)的DRP在一個(gè)機(jī)器周期(machine circle)中重新配置電路，因此信號(hào)處理部件的開關(guān)電路被復(fù)雜化，并且這增大了電路的尺寸。此外，存在這樣的情況，其中，以矩陣的形式布置非常多的計(jì)算資源(計(jì)算單元)，以便執(zhí)行各種信號(hào)處理；然而，也存在很多應(yīng)用，其中，除了特殊的信號(hào)處理以外，沒有使用大部分計(jì)算資源。此外，信號(hào)處理所需的要處理的信號(hào)的數(shù)量(MIPS(每秒百萬條指令))不能被唯一地確定，并且必須使用為信號(hào)處理假設(shè)的最大值來指定所述數(shù)量。結(jié)果，由于電路規(guī)模增大導(dǎo)致的開銷成為問題。
本發(fā)明的一個(gè)目的是提供一種能夠減小電路規(guī)模和要消耗的功率的信號(hào)處理器。
本發(fā)明的另一目的是提供一種信號(hào)處理器，其中，可以在重新配置之后容易地測(cè)試處理器元件及其連接體(connector)。
<解決該問題的手段>
對(duì)于根據(jù)本發(fā)明的信號(hào)處理器，在用于執(zhí)行配置的裝置以及在計(jì)算單元的I/F單元處布置電平轉(zhuǎn)換器，并且以低電源電壓操作計(jì)算單元，而以高電源電壓操作配置控制電路，從而減小開關(guān)電路的電路尺寸。
此外，由于計(jì)算單元的電源電壓與MIPS量一致地動(dòng)態(tài)改變，因此在設(shè)計(jì)階段提供滿足最大處理速度規(guī)范的晶體管尺寸，以便消除增大電路尺寸的因素。
另外，由于電源電壓是待機(jī)電壓，或者由于根據(jù)應(yīng)用而對(duì)于不使用的計(jì)算單元將狀態(tài)設(shè)置為電源關(guān)閉狀態(tài)，因此允許關(guān)閉泄漏減小。此外，為了對(duì)計(jì)算單元執(zhí)行電源控制，根據(jù)從配置信息存儲(chǔ)存儲(chǔ)器接收的指令來執(zhí)行相關(guān)聯(lián)的配置。
另外，由于在計(jì)算單元之前和之后布置寄存器，并且提供一種用于提供時(shí)鐘以便交替地操作前面的寄存器和后面的寄存器的模式，因此允許以分時(shí)的方式映射計(jì)算資源。
此外，由于在計(jì)算單元內(nèi)部布置較小的控制電路，并且此電路包括可執(zhí)行位寬度擴(kuò)展、多運(yùn)算(例如，雙重加法double addition)或循環(huán)執(zhí)行的功能，以及由于也要為配置所覆蓋的控制規(guī)模的最小化/局部減小而執(zhí)行所述配置，因此提供用于整個(gè)系統(tǒng)的控制電路。
此外，提供一種用于使用測(cè)試模式信號(hào)來將輸入寄存器改變?yōu)榫€性反饋寄存器的功能，以便使得能夠執(zhí)行自測(cè)試。
另外，本發(fā)明的信號(hào)處理器具有這樣的電路配置，其中，在計(jì)算單元(處理器元件)的輸入/輸出I/F處布置電平轉(zhuǎn)換器，并且電源電壓在重新配置控制電路、多路復(fù)用器單元(包括總線)和處理器元件中不同。此外，為電路重新配置開關(guān)電路(多路復(fù)用器單元和總線單元)設(shè)置高電源電壓，以便提高處理速度，而為處理器元件設(shè)置低電源電壓，以便減小信號(hào)處理的功率。
此外，根據(jù)所述電路配置，可以根據(jù)在為之進(jìn)行了電路重新配置的信號(hào)處理期間處理的信號(hào)數(shù)量(MIPS計(jì)數(shù))來改變處理器元件的電源電壓。通過使用重新配置信息(軟件)，由內(nèi)部確定電路和位于芯片外部的編譯器來執(zhí)行處理器元件的電源控制?；蛘?，在完成了電路重新配置之后，切斷用于未被映射的處理器元件的電源電壓。
另外，將輸入寄存器和輸出寄存器分別布置在處理器元件的輸入部分和輸出部分處。由于包括(1)在電路重新配置之后依序執(zhí)行信號(hào)處理的模式、以及(2)交替地操作用于執(zhí)行從輸出寄存器到輸入寄存器的傳遞的階段和用于執(zhí)行諸如計(jì)算處理的信號(hào)處理的階段的模式，因此提高了處理器元件使用效率。
此外，由于根據(jù)配置信息來識(shí)別處理器元件的電路配置，因此由內(nèi)部確定電路和位于芯片外部的編譯器來提供以分時(shí)的方式自動(dòng)映射處理器元件的功能。此外，包括這樣的功能，其中，可以將未被映射或處于待機(jī)狀態(tài)下的處理器元件的電源電壓設(shè)置為待機(jī)電壓(例如，可以保持寄存器內(nèi)容的最低電壓)。
另外，包括了一種用于使用配置信息來執(zhí)行對(duì)于信號(hào)處理內(nèi)容的調(diào)度的功能。并且，提供了一種電路配置，使得提取重復(fù)相同信號(hào)處理所在的部分、要執(zhí)行多個(gè)計(jì)算所在的部分、或者要應(yīng)用位寬度擴(kuò)展所在的部分(或者執(zhí)行雙精度計(jì)算所在的部分)，并且可以執(zhí)行循環(huán)功能、多計(jì)算(相乘累加、移位相加、ACS計(jì)算、除法等)、或者相鄰元件之間的位擴(kuò)展。
此外，所述電路結(jié)構(gòu)還包括當(dāng)設(shè)置測(cè)試模式時(shí)可將輸入寄存器或輸出寄存器重新配置為線性反饋移位寄存器的功能、以及可將輸入寄存器或輸出寄存器重新配置為多輸入特征寄存器的功能，從而允許DRP的自測(cè)試。
<本發(fā)明的效果>
根據(jù)本發(fā)明，可以提供配置電路的處理速度的提高，而不增大電路尺寸。此外，可以降低處理器元件消耗的功率，并且不需要將處理器元件的操作速度設(shè)計(jì)為超過規(guī)范。結(jié)果，允許減小電路尺寸。
此外，傳統(tǒng)上，根據(jù)處理器元件的速度規(guī)范和以矩陣形式排列的處理器元件的數(shù)目來確定最大信號(hào)處理量，而在本發(fā)明中，可以靈活地增大處理量。此外，傳統(tǒng)上，由于處理器元件的速度規(guī)范是固定的，并且由于以矩陣的形式排列一定(consistent)數(shù)目的處理器元件，因此根據(jù)要執(zhí)行的信號(hào)處理而存在未被使用的元件，并且降低了使用效率。然而，在本發(fā)明中，在元件未被使用的情況下，劃分這些元件以進(jìn)行并行處理并且降低電壓，從而可以降低要消耗的功率，并且可以減少漏電流(current leakage)。
此外，由于傳統(tǒng)上處理器元件的速度規(guī)范是固定的，并且由于以矩陣形式排列的處理器元件的數(shù)目是一定的，因此根據(jù)要執(zhí)行的信號(hào)處理，信號(hào)處理能力可能不足，使得映射可能被禁止。然而，在本發(fā)明中，即使在這樣的情況下，也可以使用分時(shí)映射功能，并且如果所處理的信號(hào)數(shù)量在物理上不足，那么這可以沿著時(shí)間軸來解決。
此外，根據(jù)本發(fā)明的信號(hào)處理器，不僅在空間上分配基于重新配置信息而被映射的處理器元件，還以分時(shí)的方式分配它們。因此，可以減少要安裝在系統(tǒng)LSI上的元件數(shù)量。并且，當(dāng)這一功能和電源切斷功能被一起使用時(shí)，可以提供低功耗和漏電流的減少。
此外，減小了多路復(fù)用器單元和總線單元的電路尺寸，并且提高了處理器元件的使用效率，從而消耗較少的功率并且所處理的信號(hào)數(shù)量增大。并且，可以在不增大電路尺寸的情況下減少測(cè)試成本。


圖1是根據(jù)本發(fā)明實(shí)施方式的信號(hào)處理器的處理器元件的示意配置圖。
圖2是用于本發(fā)明實(shí)施方式的信號(hào)處理器的處理器元件的示意配置圖。
圖3是由用于本發(fā)明實(shí)施方式的信號(hào)處理器執(zhí)行的電源控制的說明圖。
圖4是用于本發(fā)明實(shí)施方式的信號(hào)處理器的配置控制電路的示意配置圖。
圖5是示出根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第一實(shí)施例(在電源切斷控制期間)的說明圖。
圖6是示出根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第二實(shí)施例(在電源切斷控制期間)的說明圖。
圖7是示出根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第三實(shí)施例(在電壓控制期間)的說明圖。
圖8是由根據(jù)所述實(shí)施方式的信號(hào)處理器執(zhí)行的順序操作模式下的電路重新配置控制的時(shí)序圖。
圖9是由根據(jù)所述實(shí)施方式的信號(hào)處理器執(zhí)行的交替操作模式下的電路重新配置控制的時(shí)序圖。
圖10是示出根據(jù)所述實(shí)施方式的信號(hào)處理器的交替操作模式下的時(shí)鐘控制電路的說明圖。
圖11是根據(jù)所述實(shí)施方式的信號(hào)處理器的總線和開關(guān)單元的說明圖。
圖12是示出與由根據(jù)所述實(shí)施方式的信號(hào)處理器執(zhí)行的局部電路重新配置有關(guān)的實(shí)施例的說明圖。
圖13是傳統(tǒng)的可重新配置的處理器的說明圖。
圖14是不包括電源重新配置功能的傳統(tǒng)示例的總線和開關(guān)單元的說明圖。
圖15是用于所述實(shí)施方式的信號(hào)處理器的說明圖，其中，將使用自測(cè)試電路來重新配置輸入寄存器。
<參考標(biāo)號(hào)和參考標(biāo)記的描述>
101a、101b電平轉(zhuǎn)換器102、202、311、401處理器元件103a輸入寄存器103b輸出寄存器104a、204a計(jì)算單元(桶式移位器)104b、204b計(jì)算單元(ALU)105、205總線201a、201b包含寄存器的電平轉(zhuǎn)換器301、303用于提供低電壓的饋電線302用于提供高電壓的饋電線304電源IC控制信號(hào)305、410、509、609電源單元的配置控制電路306饋電線配置控制信號(hào)307電源電壓調(diào)節(jié)塊(power voltage variable block)308電源線(Vdd1)，沿著該電源線從低電壓起進(jìn)一步降低電源電壓309電源線(Vdd2)，沿著該電源線從低電壓起進(jìn)一步降低電源電壓310、320電平轉(zhuǎn)換器(信號(hào)降壓(dropping)單元)
312、411電平轉(zhuǎn)換器(信號(hào)升壓單元)409、507、607配置控制信號(hào)解碼器501、601通過電路重新配置映射的處理器元件502a、502b、602a、602b仍然沒有通過電路重新配置而被映射的處理器元件503、603電源電壓供應(yīng)區(qū)504、604電源電壓切斷區(qū)505、605系統(tǒng)控制CPU506、606配置信息存儲(chǔ)存儲(chǔ)器508、608配置控制電路510、610數(shù)據(jù)存儲(chǔ)器512、612開關(guān)611全局總線613局部總線具體實(shí)施方式
圖1和圖2是示出根據(jù)本發(fā)明一個(gè)實(shí)施方式的信號(hào)處理器的處理器元件的示意配置圖。在圖1中示出了電平轉(zhuǎn)換器101a和101b、處理器元件102、輸入寄存器103a、輸出寄存器103b、諸如桶式移位器的計(jì)算單元104a、諸如ALU的計(jì)算單元104b、以及總線105。在此情況下，電源線例如處于高電源電壓Vdd1＝1.5V以及低電源電壓Vdd2＝0.8至1.3V。
此外，當(dāng)參照?qǐng)D2時(shí)，示出了包含寄存器的電平轉(zhuǎn)換器201a和201b、處理器元件202、諸如桶式移位器的計(jì)算單元204a、諸如ALU的計(jì)算單元204b、以及總線205。同樣，在此情況下，電源線例如處于高電源電壓Vdd1＝1.5V以及低電源電壓Vdd2＝0.8至1.3V。
圖3是由根據(jù)本發(fā)明的實(shí)施方式的信號(hào)處理器執(zhí)行的電源控制的說明圖。當(dāng)參照此圖時(shí)，示出了饋電線301，用于提供低電壓；饋電線302，用于提供高電壓；饋電線303，用于提供低電壓；電源IC控制信號(hào)304；用于電源單元的配置控制電路305；饋電線配置控制信號(hào)306；電源電壓調(diào)節(jié)塊307；電源線308(Vdd1)，沿著該電源線從更低的電壓起進(jìn)一步降低電源電壓；以及電源線309(Vdd2)，沿著該電源線從低電壓起進(jìn)一步降低電源電壓。在此情況下，Vdd2≠Vdd1。此外，示出了電平轉(zhuǎn)換器(電平降低單元)310和320、處理器元件311和321、以及電平轉(zhuǎn)換器(信號(hào)升壓單元)312和322。應(yīng)當(dāng)注意盡管在信號(hào)處理器中存在多個(gè)處理器元件等，但是僅僅示出它們中的兩個(gè)以進(jìn)行說明。
如圖3所示，此實(shí)施方式中的信號(hào)處理器的結(jié)構(gòu)包括處理器元件311和321，其由執(zhí)行基本算術(shù)運(yùn)算和邏輯運(yùn)算的計(jì)算單元組成；總線(未示出)，其連接處理器元件311和321；以及開關(guān)單元313，其選擇處理器元件311和321的連接，并且使用軟件來自由地改變處理器元件311和321的連接關(guān)系。并且，將用于選擇處理器元件311和321的連接的開關(guān)單元313的電源電壓302、用于處理器元件311和321的電源電壓303、以及用于改變處理器元件311和321的連接關(guān)系的控制電路314和315的電源電壓301指定為彼此不同。此外，電平轉(zhuǎn)換器310、312、320和322位于處理器元件311和321的輸入/輸出I/F處。
在此情況下，例如，饋電線301可以處于1.2V，饋電線302可以處于1.5V，并且饋電線303可以處于0.8至1.3V。因此，當(dāng)外部電源IC316提供1.2V作為電源電壓303時(shí)，電源電壓調(diào)節(jié)塊307包含的運(yùn)算放大器可以沿著電源線308提供1.2V(Vdd1)，并且可以沿著電源線309提供從1.2V降低的0.9V(Vdd2)。
或者，當(dāng)外部電源IC提供1.2V的電源電壓303時(shí)，電源電壓調(diào)節(jié)塊307包含的運(yùn)算放大器可以沿著電源線308提供1.2V(Vdd1)，并且可以斷開電源線309以便提供0V(Vdd2)。
如上所述，這一實(shí)施方式的信號(hào)處理器(DRP)可以應(yīng)付兩類處理存在用于處理器元件的電源電壓(圖1的Vdd2)降低的情況；以及對(duì)于每個(gè)處理器元件，對(duì)將降低或?qū)⒉唤档碗妷核诘牟糠只蛘邔⑻峁┝汶妷核诘牟糠诌M(jìn)行確定的情況。
當(dāng)將通過映射用于特定信號(hào)處理的算法來重新配置電路時(shí)，為信號(hào)處理器中的特定處理器元件311分配需要少量處理的運(yùn)算，而為其它處理器元件321分配需要大量處理和高速運(yùn)算的運(yùn)算。在此情況下，將不同的電源電壓提供給各個(gè)處理器元件，并且不提供統(tǒng)一的高電壓(例如1.2V或1.3V)，使得可以減少用電。
此外，在以上示例中，將電源302指定為1.5V；然而，當(dāng)不需要以高速進(jìn)行的重新配置(例如，單元(cell)映射的切換速度較低)時(shí)，只需將電源302降低到1.3V或1.2V，使得可以減少用電。在很多情況下，希望以高速進(jìn)行重新配置；然而，當(dāng)根據(jù)運(yùn)算速度確定電壓時(shí)，將增大處理器元件中的計(jì)算單元消耗的功率。因此，如圖1所示，可以將電源劃分為電壓Vdd1和電壓Vdd2。
圖3中的電平轉(zhuǎn)換器310或320對(duì)應(yīng)于圖1中的電平轉(zhuǎn)換器101a或者圖2中的包含寄存器的電平轉(zhuǎn)換器201a，并且圖3中的處理器元件311和321對(duì)應(yīng)于圖1中的輸入/輸出寄存器103a或103b和計(jì)算單元104a或104b或者圖2中的計(jì)算單元204a或204b。此外，圖3中的電平轉(zhuǎn)換器312或322對(duì)應(yīng)于圖1中的電平轉(zhuǎn)換器101b或圖2中的包含寄存器的電平轉(zhuǎn)換器201b。
圖4是示出根據(jù)本發(fā)明實(shí)施方式的信號(hào)處理器的配置控制電路的示意配置圖。當(dāng)參照此圖時(shí)，在其中示出了處理器元件401；配置信息保持使能信號(hào)402a、402b和402c；配置信息解碼結(jié)果(多路復(fù)用器控制信號(hào))403；用于配置控制信號(hào)解碼結(jié)果保持單元的輸出ENABLE(使能)404；配置控制信號(hào)解碼結(jié)果保持單元的信號(hào)輸出部分405、配置控制信號(hào)解碼結(jié)果寫入控制信號(hào)406、配置控制信號(hào)解碼結(jié)果保持單元407、配置軟件存儲(chǔ)存儲(chǔ)器408、配置控制信號(hào)解碼器409、電源單元的配置控制電路410、以及電平轉(zhuǎn)換器(信號(hào)升壓單元，Vdd1高電壓側(cè))411。
根據(jù)這一實(shí)施方式的信號(hào)處理器，特別是可以通過為處理器元件401設(shè)置極低的工作時(shí)鐘頻率來降低功耗。此外，改變處理器元件401的連接，并且，對(duì)于可自由地改變要執(zhí)行的信號(hào)處理內(nèi)容的電路重新配置控制部分，可以通過設(shè)置比處理器元件401的電源電壓更高的電源電壓來以高速進(jìn)行重新配置，而不會(huì)增大晶體管電路的尺寸。
圖5是根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第一實(shí)施例(在電源切斷控制期間)的說明圖。當(dāng)參照此圖時(shí)，在其中示出了處理器元件501，其通過電路重新配置而被映射；處理器元件502a和502b，其未通過電路重新配置而被映射；電源電壓供應(yīng)區(qū)503；電源電壓切斷區(qū)504；系統(tǒng)控制CPU505；配置信息存儲(chǔ)存儲(chǔ)器506；配置控制信號(hào)解碼器507；配置控制電路508；用于電源單元的配置控制電路509；數(shù)據(jù)存儲(chǔ)器510；全局總線(高電壓側(cè))511；以及全局總線開關(guān)(高電壓側(cè))512。
用于電源單元的配置控制電路509對(duì)應(yīng)于圖3中的305或圖4中的410。配置控制電路508對(duì)應(yīng)于圖3中的315并且對(duì)應(yīng)于圖4中的配置控制電路412，其中從圖4中的配置控制電路412去除了配置軟件存儲(chǔ)存儲(chǔ)器408、配置控制信號(hào)解碼器409和用于電源單元的配置控制電路410。
圖5所示的所有組件都被包括在DRP中。此外，除了圖3中的電源IC316以外，圖5中的配置對(duì)應(yīng)于圖3中的配置。另外，在圖5和圖4中，沒有示出饋電線和電源單元的重新配置的機(jī)構(gòu)。這些部分在圖3中被示出為圖3中的電源線308和309、饋電線301、302和303、信號(hào)線304、以及電源電壓調(diào)節(jié)塊307。
這一實(shí)施方式中的信號(hào)處理器包括開關(guān)512，其可以根據(jù)要執(zhí)行的信號(hào)處理的內(nèi)容來選擇多個(gè)處理器元件501的連接；配置信息存儲(chǔ)存儲(chǔ)器506，在其中存儲(chǔ)用于控制電路重新配置的信息；以及配置控制電路509，其根據(jù)用于電路重新配置的信息來選擇用于處理器元件的電源電壓。因此，信號(hào)處理器具有根據(jù)要執(zhí)行的信號(hào)處理的內(nèi)容來進(jìn)行各個(gè)處理器元件501的電路重新配置的功能、以及改變要提供給各個(gè)處理器元件501的電壓的功能。
圖6是根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第二實(shí)施例(在電源切斷控制期間)的說明圖。當(dāng)參照此圖時(shí)，示出了處理器元件601，其通過電路重新配置而被映射；處理器元件602a和602b，其未通過電路重新配置而被映射；電源電壓供應(yīng)區(qū)603；電源電壓切斷區(qū)604；系統(tǒng)控制CPU605；配置信息存儲(chǔ)存儲(chǔ)器606；配置控制信號(hào)解碼器607；配置控制電路608；用于電源單元的配置控制電路609；數(shù)據(jù)存儲(chǔ)器610；全局總線611；局部總線開關(guān)(選擇器)612；以及局部總線613。
根據(jù)這一實(shí)施方式的信號(hào)處理器，對(duì)于未被用于要執(zhí)行的信號(hào)處理的處理器元件602a和602b，即，對(duì)于當(dāng)根據(jù)用于電路重新配置的控制信息而改變了處理器元件的連接時(shí)未被映射的處理器元件602a和602b，大幅降低電源電壓。因此，可以抑制在當(dāng)前的信號(hào)處理中未被使用的計(jì)算單元中的關(guān)閉漏電流(off-leak current)的出現(xiàn)。
例如，當(dāng)設(shè)計(jì)LSI的布局時(shí)，全局總線611可以連接任意處理器元件，并且允許具有高自由度的重新配置。另一方面，局部總線613必須連接互相鄰近地布置的處理器元件，并且降低了可用于處理器元件(計(jì)算單元)的組合的自由度。然而，應(yīng)當(dāng)注意使用局部總線613來連接例如相鄰的8位ALU以便組成16位ALU。在此情況下，也可以使用全局總線611；然而，將對(duì)開關(guān)部分施加較大的負(fù)荷，并且電路尺寸將增大。
此外，局部總線613被準(zhǔn)備為用于通過組合上面和下面的單元(cell)來組成循環(huán)運(yùn)算單元、組合運(yùn)算單元、或者ALU-MUL、移位(Sift)-ALU或ACS(相加-比較-選擇)計(jì)算單元的專用功能。
圖7是根據(jù)本發(fā)明的可重新配置的信號(hào)處理器的第三實(shí)施例(在電壓控制期間)的說明圖。當(dāng)參照此圖時(shí)，在其中示出了處理器元件(操作使能的電源電壓供應(yīng)區(qū))701，其通過電路重新配置而被映射；處理器元件(待機(jī)電源電壓供應(yīng)區(qū))702a和702b，其未通過電路重新配置而被映射；系統(tǒng)控制CPU705；配置信息存儲(chǔ)存儲(chǔ)器706；配置控制信號(hào)解碼器707；配置控制電路708；用于電源單元的配置控制電路709；數(shù)據(jù)存儲(chǔ)器710；總線703；以及開關(guān)704。
根據(jù)這一實(shí)施方式的信號(hào)處理器，對(duì)于未被用于要執(zhí)行的信號(hào)處理的處理器元件702a和702b，即，對(duì)于當(dāng)根據(jù)用于電路重新配置的控制信息而改變了計(jì)算單元的連接時(shí)未被映射的處理器元件702a和702b，切斷電源電壓的供應(yīng)。因此，可以抑制未被用于當(dāng)前的信號(hào)處理的計(jì)算單元中的關(guān)閉漏電流(off-leak)的出現(xiàn)。
圖8是根據(jù)這一實(shí)施方式的信號(hào)處理器的順序操作模式下的電路重新配置控制的時(shí)序圖。當(dāng)參照此圖時(shí)，在其中示出了順序操作模式下的主時(shí)鐘801；順序操作模式下的配置ENABLE(使能)802；順序操作模式下的電路重新配置時(shí)段(period)803；順序操作模式下的輸入寄存器時(shí)鐘信號(hào)804；順序操作模式下的輸出寄存器時(shí)鐘信號(hào)805；順序操作模式下的信號(hào)處理執(zhí)行階段(運(yùn)算階段)806；以及順序操作模式下的信號(hào)處理暫停階段(不執(zhí)行運(yùn)算)807。在此情況下，順序操作模式是例如處理器元件每個(gè)周期執(zhí)行一次運(yùn)算的模式。
順序操作模式下的配置ENABLE802對(duì)應(yīng)于圖4中的配置控制信號(hào)解碼結(jié)果保持單元的輸出ENABLE404，并且對(duì)應(yīng)于將在后面描述的圖10中的使能控制信號(hào)1010、1011、1012或1013。
在圖8中，EX1a、EX1b等806表示執(zhí)行階段，在該執(zhí)行階段期間，特定的計(jì)算單元(DRP中的特定處理器元件)執(zhí)行對(duì)應(yīng)的指令(EX1a、EX1b等)。例如，當(dāng)EX1a、EX1b等是乘法指令時(shí)，開關(guān)704被切換到能夠執(zhí)行乘法的處理器元件，并且通過數(shù)據(jù)總線703將數(shù)據(jù)傳送給該能夠執(zhí)行乘法的處理器元件。此外，當(dāng)EX2a、EX2b等是加法指令時(shí)，連接具有加法功能的處理器元件以便執(zhí)行加法。
另一方面，NOP807表示無運(yùn)算(NoOperation)，其為將用來執(zhí)行任何運(yùn)算的指令(或階段)。由于NOP807是不發(fā)出指令的階段，因此在此空閑時(shí)間內(nèi)執(zhí)行切換的時(shí)段是配置ENABLE802有效的時(shí)段803。
配置控制電路608和708傳送主時(shí)鐘801、配置ENABLE 802、輸入寄存器時(shí)鐘信號(hào)804和輸出寄存器時(shí)鐘信號(hào)805。與這些指令相對(duì)應(yīng)的信息被存儲(chǔ)在配置信息存儲(chǔ)存儲(chǔ)器606和706中，并且被配置控制信號(hào)解碼器607和707解碼。
主時(shí)鐘801是要提供給配置信息存儲(chǔ)存儲(chǔ)器606和706、配置控制信號(hào)解碼器607和707、以及配置控制電路607和708的時(shí)鐘?；谟膳渲每刂菩盘?hào)解碼器607和707獲得的解碼結(jié)果來準(zhǔn)備配置ENABLE 802，并且配置控制電路608和708使用并輸出所述配置ENABLE802。此外，配置控制電路608和708基于主時(shí)鐘801，根據(jù)通過將指令解碼而獲得的信號(hào)來產(chǎn)生寄存器時(shí)鐘804和805。
圖9是示出根據(jù)這一實(shí)施方式的信號(hào)處理器的交替操作模式下的電路重新配置控制的電路的時(shí)序圖。當(dāng)參照此圖時(shí)，在其中示出了交替模式(分時(shí)映射模式)下的主時(shí)鐘901；交替模式(分時(shí)映射模式)下的配置ENABLE902；交替模式(分時(shí)映射模式)下的電路重新配置時(shí)段903；交替模式(分時(shí)映射模式)下的輸入寄存器時(shí)鐘信號(hào)904；交替模式(分時(shí)映射模式)下的輸出寄存器時(shí)鐘信號(hào)905；交替模式(分時(shí)映射模式)下的信號(hào)處理執(zhí)行階段(運(yùn)算階段)906；以及交替模式(分時(shí)映射模式)下的數(shù)據(jù)傳遞階段907。
在圖9中，在時(shí)鐘周期中的(3)和(4)之間的部分、(7)和(8)之間的部分、以及(9)和(10)(以下沒有示出)之間的部分是上述空閑部分。也就是說，除了EX906(處理器元件進(jìn)行計(jì)算的時(shí)段)和TR907(從數(shù)據(jù)RAM或處理器元件到處理器或下一處理器元件的數(shù)據(jù)傳遞時(shí)段)之外的時(shí)段是可用于切換的時(shí)段。在此時(shí)段期間，使配置ENABLE902有效，并且進(jìn)行切換(重新配置/重新連接)。在此情況下，當(dāng)切換與寄存器時(shí)鐘904的后沿同步時(shí)，獲得最充足的內(nèi)部延遲時(shí)間。
配置ENABLE902是切換(重新配置/重新連接)使能信號(hào)。在圖9中的交替操作模式下，EX(計(jì)算)時(shí)段和TR(傳遞)時(shí)段交替出現(xiàn)，并且由于總線部分也將被重新配置以便進(jìn)行重新配置/重新連接，因此在TR時(shí)段期間不進(jìn)行切換。因此，在交替操作模式下，使用EX(計(jì)算)周期來進(jìn)行切換。
如上所述，根據(jù)這一實(shí)施方式的信號(hào)處理器，在順序操作模式(第一操作模式)下，根據(jù)信號(hào)處理內(nèi)容，對(duì)被布置在處理器元件的數(shù)據(jù)輸入部分和數(shù)據(jù)輸出部分處的輸入寄存器和輸出寄存器進(jìn)行重新配置，并且處理器元件依序執(zhí)行諸如計(jì)算處理的數(shù)字信號(hào)處理。此外，在交替操作模式(第二操作模式)下，交替執(zhí)行諸如計(jì)算的數(shù)字信號(hào)處理、以及用于將數(shù)據(jù)從輸出寄存器傳遞到輸入寄存器的處理，并且，在處理器元件執(zhí)行數(shù)字信號(hào)處理的時(shí)段期間，執(zhí)行用于改變處理器元件的連接的電路重新配置操作。因此，提高了處理器元件的使用效率，并且降低了要消耗的功率。
應(yīng)當(dāng)注意當(dāng)布置了輸入寄存器或輸出寄存器時(shí)，處理器元件也可以依序執(zhí)行計(jì)算處理等。例如，除非寄存器首先接收到由特定處理器元件獲得的計(jì)算結(jié)果，否則將所述結(jié)果直接傳送給下一處理器元件。并且，當(dāng)連續(xù)不斷地傳送計(jì)算數(shù)據(jù)時(shí)，總線的切換或重新配置被禁止。此外，由于需要與時(shí)鐘信號(hào)的同步，因此寄存器應(yīng)當(dāng)位于輸入部分或輸出部分處。當(dāng)寄存器被布置在輸入部分和輸出部分二者處時(shí)，可以準(zhǔn)備EX(計(jì)算)階段和TR(傳遞)階段。
當(dāng)在單位小時(shí)期間要處理大量信號(hào)時(shí)，指定第一模式(高速操作模式或高吞吐量模式)。另一方面，第二模式是比第一模式更低的功率模式。
處理器元件的功率由C×f×Vdd^2表示，其中，電容為C，時(shí)鐘頻率為f，并且電源電壓為Vdd。以主時(shí)鐘801的一半頻率輸入圖8中的寄存器時(shí)鐘804，而圖9中的寄存器時(shí)鐘904等于間歇地輸入的圖8中的寄存器時(shí)鐘804。例如，當(dāng)主時(shí)鐘801的頻率為100MHz時(shí)，圖8中的寄存器時(shí)鐘804的頻率為50MHz，圖9中的寄存器時(shí)鐘904的頻率對(duì)應(yīng)于25MHz。由于減小了上述表達(dá)式中的頻率f，可以減少用電。
如上所述，根據(jù)這一實(shí)施方式的信號(hào)處理器，由于在處理器元件的輸入側(cè)和輸出側(cè)提供寄存器，因此可以在處理器元件執(zhí)行數(shù)字信號(hào)處理的時(shí)段期間改變處理器元件的連接。
也就是說，在輸入寄存器輸出信號(hào)、處理器元件進(jìn)行計(jì)算、并且將信號(hào)傳送到輸出寄存器的時(shí)段(計(jì)算時(shí)段)期間改變總線的連接。另一方面，在輸出寄存器通過總線將信號(hào)傳遞給輸入寄存器的時(shí)段(禁止重新配置的時(shí)段)期間，處理器元件不執(zhí)行任何計(jì)算操作。因此，功耗較低。
此外，根據(jù)這一實(shí)施方式的信號(hào)處理器，按照與執(zhí)行信號(hào)處理內(nèi)容的時(shí)間相對(duì)應(yīng)的順序?qū)⒂糜谡{(diào)度的信息存儲(chǔ)在配置信息存儲(chǔ)存儲(chǔ)器中。因此，當(dāng)要執(zhí)行的信號(hào)處理的內(nèi)容被映射到可重新配置的信號(hào)處理器時(shí)，并且當(dāng)不能映射所有處理時(shí)，可以根據(jù)執(zhí)行時(shí)間的順序來調(diào)度信號(hào)處理的內(nèi)容，并且可以使用第二操作模式以分時(shí)的方式來映射信號(hào)處理的內(nèi)容。
圖10是用于根據(jù)所述實(shí)施方式的信號(hào)處理器的交替操作模式的時(shí)鐘控制電路的說明圖。當(dāng)參照此圖時(shí)，在其中示出了處理器元件1001；電平轉(zhuǎn)換器1002；輸入寄存器1003a；輸出寄存器1003b；計(jì)算單元1004；輸出寄存器的時(shí)鐘信號(hào)(在交替模式下向其提供時(shí)鐘的部分)1005；輸入寄存器的時(shí)鐘信號(hào)(未被映射的處理器元件)1007；輸出寄存器的時(shí)鐘信號(hào)(未被映射的處理器元件)1008；主時(shí)鐘1009；在交替模式下和在映射期間的輸出寄存器使能控制信號(hào)1010；在交替模式下和在映射期間的輸入寄存器使能控制信號(hào)1011；在交替模式下和在未映射時(shí)的輸入寄存器使能控制信號(hào)1012；在交替模式下和在未映射時(shí)的輸出寄存器使能控制信號(hào)1013；總線1014；以及開關(guān)1015。
圖10所示的電路是配置控制電路708的內(nèi)部電路的一部分，并且例如由配置控制解碼器707傳送使能控制信號(hào)1012、1010、1011和1013。使能控制信號(hào)1010用來確定處理器元件的輸入部分有效的時(shí)段，使能控制信號(hào)1011用來確定處理器元件的輸出部分有效的時(shí)段。與主時(shí)鐘1009同步地輸出這些信號(hào)。
在圖10中的上層示出的處理器元件從總線接收數(shù)據(jù)，并且在由使能控制信號(hào)1010形成的時(shí)鐘信號(hào)1005所指示的時(shí)段期間進(jìn)行計(jì)算(EX)。另一方面，在由使能控制信號(hào)1011形成的時(shí)鐘信號(hào)1006的時(shí)段期間，由在圖10中的上層示出的處理器元件向在下層中示出的處理器元件執(zhí)行數(shù)據(jù)傳遞(TR)。
圖11是根據(jù)所述實(shí)施方式的信號(hào)處理器的總線和開關(guān)單元的說明圖。當(dāng)參照此圖時(shí)，在其中示出了總線1101；開關(guān)單元1102；配置信息存儲(chǔ)存儲(chǔ)器1103；配置信息解碼器1104；配置控制電路1105；電平轉(zhuǎn)換器1106；輸入寄存器1107；計(jì)算單元1108；輸出寄存器1109；以及電平轉(zhuǎn)換器1110。
開關(guān)單元1102對(duì)應(yīng)于圖5中的512、圖6中的612或圖7中的704。配置控制電路1105產(chǎn)生配置使能信號(hào)(重新配置控制信號(hào))，以便確定是否應(yīng)當(dāng)將總線1102上的數(shù)據(jù)傳送給輸入寄存器1107、計(jì)算單元1108和輸出寄存器1109以進(jìn)行計(jì)算。因此，當(dāng)配置使能信號(hào)有效時(shí)，形成從總線1101到開關(guān)單元1102、輸入寄存器1107、計(jì)算單元1108和輸出寄存器1109的路徑，并且進(jìn)行計(jì)算。
例如，在圖10中示出6個(gè)處理器元件，并且開關(guān)單元1102確定由在右上端的處理器元件獲得的計(jì)算結(jié)果的下一傳送目的地、以及應(yīng)當(dāng)進(jìn)行下一計(jì)算的處理器元件。
在每個(gè)處理器元件的輸入處提供開關(guān)單元1102，并且配置控制電路1105指示是否應(yīng)當(dāng)獲取總線1101上的數(shù)據(jù)以及是否應(yīng)當(dāng)進(jìn)行計(jì)算。當(dāng)配置控制電路1105輸出的配置使能信號(hào)無效時(shí)，不將沿著總線1105的信號(hào)傳送給開關(guān)單元1102、輸入寄存器1107、計(jì)算單元1108和輸出寄存器1109。因此，相關(guān)的處理器元件不是重新配置的目標(biāo)。
圖12是與根據(jù)所述實(shí)施方式的信號(hào)處理器的局部電路重新配置有關(guān)的實(shí)施例的說明圖。當(dāng)參照此圖時(shí)，在其中示出了循環(huán)(loop)運(yùn)算配置使能信號(hào)1201a和1201b；多運(yùn)算配置使能信號(hào)1202；右移擴(kuò)展信號(hào)1203a；左移擴(kuò)展信號(hào)1203b；被布置在偶數(shù)編號(hào)的列中的處理器元件1204a；被布置在奇數(shù)編號(hào)的列中的處理器元件1204b；電平轉(zhuǎn)換器1205a和1205b；電平轉(zhuǎn)換器1206a和1206b；輸入寄存器1207a和1207b；輸出寄存器1208a和1208b；計(jì)算單元(ALU、乘法器等)1209a和1209b；移位計(jì)算單元(桶式移位器等)1210a和1210b；以及移位計(jì)算單元擴(kuò)展電路1211。
當(dāng)被布置在偶數(shù)編號(hào)的列中的處理器元件1204a以及被布置在奇數(shù)編號(hào)的列中的處理器元件1204b是4位ALU時(shí)，可以橫著重新配置這二者，以便充當(dāng)8位ALU。因此，處理器元件1204a和1204b彼此不同之處在于位擴(kuò)展信號(hào)用于低位和高位。例如，處理器元件1209b從處理器元件1209a的ALU(算術(shù)和邏輯單元)接收進(jìn)位信號(hào)(carry signal)。
循環(huán)運(yùn)算配置使能信號(hào)1201a等是用于使用少量的計(jì)算單元的資源(單元)來進(jìn)行重新配置的控制信號(hào)。也就是說，在計(jì)算單元1209b以及計(jì)算單元1209b的ALU重復(fù)執(zhí)行5次加法的情況下，例如，不是使用5個(gè)處理器單元來重新配置串聯(lián)連接，而是使用一個(gè)處理器元件來執(zhí)行5次加法。
當(dāng)不存在這一信號(hào)以便依序執(zhí)行5次加法時(shí)，應(yīng)當(dāng)串聯(lián)地映射用來執(zhí)行加法的5個(gè)處理器元件來進(jìn)行計(jì)算。此外，當(dāng)使用重新配置功能時(shí)，僅僅一個(gè)處理器元件就足以進(jìn)行計(jì)算，但是由于必須通過外部總線來使數(shù)據(jù)循環(huán)，因此可能降低使用總線的效率。為了增大使用總線的自由度，優(yōu)選的是盡可能少地使用全局總線。
因此，如在這一實(shí)施方式中那樣，當(dāng)使用循環(huán)運(yùn)算配置使能信號(hào)1201a和1201b時(shí)，可以通過僅僅使用一個(gè)處理器元件來進(jìn)行循環(huán)運(yùn)算。此外，由于可以在內(nèi)部獨(dú)立地使用所述處理器元件而不必使用外部的全局總線，因此可以抑制總線使用效率的降低。
多運(yùn)算配置使能信號(hào)1202是位擴(kuò)展功能信號(hào)。例如，當(dāng)處理器元件1209a和1209b是4位ALU時(shí)，通過使用多運(yùn)算配置使能信號(hào)1202，這兩個(gè)元件可以充當(dāng)8位ALU。當(dāng)通過使用多運(yùn)算配置使能信號(hào)1202來進(jìn)行位擴(kuò)展時(shí)，處理器元件1209a傳送C信號(hào)，并且處理器元件1209b充當(dāng)用于高位的處理器元件。
假設(shè)移位計(jì)算單元1210a和1210b是4位移位器，當(dāng)使得右移擴(kuò)展信號(hào)1203a和左移擴(kuò)展信號(hào)1203b為OFF(關(guān)斷)時(shí)，移位計(jì)算單元1210a和1210b充當(dāng)單獨(dú)的4位移位器。而當(dāng)使得右移擴(kuò)展信號(hào)1203a為ON(開啟)時(shí)，移位計(jì)算單元1210a和1210b充當(dāng)用于右移的8位移位器。當(dāng)使得左移擴(kuò)展信號(hào)1203b為ON時(shí)，移位計(jì)算單元1210a和1210b充當(dāng)用于左移的8位移位器。
配置控制電路1105、708和608傳送循環(huán)運(yùn)算配置使能信號(hào)1201a和1201b、多運(yùn)算配置使能信號(hào)1202、右移擴(kuò)展信號(hào)1203a和左移擴(kuò)展信號(hào)1203b。
例如，當(dāng)在循環(huán)運(yùn)算配置使能信號(hào)1201a中輸入“1”時(shí)，選擇選擇器的左箭頭，將信號(hào)S0和S1傳送給計(jì)算單元1209a，并且進(jìn)行循環(huán)運(yùn)算。
此外，當(dāng)在循環(huán)運(yùn)算配置使能信號(hào)1201a中輸入“0”時(shí)，選擇選擇器的右箭頭輸入，將用于輸入寄存器1209a的寄存器信息傳送給計(jì)算單元1209a，并且形成正常路徑。
根據(jù)這一實(shí)施方式的信號(hào)處理器，檢測(cè)這樣的情況，其中，在通過軟件提供的電路重新配置信息中包括諸如重復(fù)計(jì)算或相乘累加(multiplyaccumulation)的組合計(jì)算、或者處理器元件的計(jì)算單元的位寬度所需的雙精度計(jì)算。由于通過環(huán)路來串聯(lián)或并聯(lián)連接位置互相靠近的處理器元件，因此可以減小包括處理器元件的總線連接的電路的尺寸。
在圖5或圖7中，可以全局地連接任意組的處理器元件。然而，當(dāng)可以獲得所有組的連接時(shí)，增加了總線線路和開關(guān)部分，并且將出現(xiàn)與電路尺寸和功耗有關(guān)的權(quán)衡。這一實(shí)施方式的信號(hào)處理器可以解決這一問題。
圖15是這一實(shí)施方式的信號(hào)處理器的情況的說明圖，其中，輸入寄存器將被重新配置為自測(cè)試電路。當(dāng)參照此圖時(shí)，在其中示出了電平轉(zhuǎn)換器1501；到計(jì)算單元的輸出1502；輸入寄存器(具有掃描測(cè)試功能的觸發(fā)器)1503；測(cè)試模式信號(hào)(配置控制信號(hào))1504；以及測(cè)試模式下的復(fù)位信號(hào)1505。
為了向該實(shí)施方式的信號(hào)處理器提供測(cè)試功能，通過使用圖1 5所示的電路來構(gòu)造輸入側(cè)寄存器。根據(jù)電路重新配置，當(dāng)輸入側(cè)寄存器被改變?yōu)榫€性反饋寄存器電路時(shí)，將偽隨機(jī)信號(hào)傳送給處理器元件(計(jì)算單元)。
另一方面，按照相同的方式來重新配置處理器元件的輸出側(cè)寄存器，以便提供MISR(多輸入特征寄存器)。然后，將隨機(jī)輸入數(shù)據(jù)經(jīng)由處理器元件傳送給MISR。由于MISR是壓縮器(compressor)，因此將壓縮的隨機(jī)數(shù)據(jù)與DRP外部的期望值進(jìn)行多次比較，使得可以進(jìn)行對(duì)LSI的掃描測(cè)試。按照相同的方式，可以進(jìn)行對(duì)總線的掃描測(cè)試。
<工業(yè)實(shí)用性>
本發(fā)明的信號(hào)處理器可以提供特定的效果，例如可以在不增大電路尺寸的情況下實(shí)現(xiàn)配置電路速度的增大，并且，本發(fā)明的信號(hào)處理器可被用作可重新配置的信號(hào)處理器等。
權(quán)利要求
1.一種信號(hào)處理器，包括多個(gè)處理器元件，包含用于執(zhí)行算術(shù)運(yùn)算和邏輯運(yùn)算的計(jì)算單元；總線，用于連接所述多個(gè)元件；開關(guān)單元，用于改變所述總線的連接；以及控制單元，用于根據(jù)軟件來控制所述開關(guān)單元，其中，用于所述開關(guān)單元的電源電壓、用于所述處理器元件的電源電壓、以及用于所述控制電路的電源電壓彼此不同。
2.如權(quán)利要求1所述的信號(hào)處理器，其中，將用于所述處理器元件的電源電壓設(shè)置為比用于所述開關(guān)單元或所述控制電路的電源電壓低。
3.如權(quán)利要求1所述的信號(hào)處理器，包括存儲(chǔ)器，用于存儲(chǔ)與電路重新配置有關(guān)的信息；以及電源控制電路，用于使用存儲(chǔ)在所述存儲(chǔ)器中的信息來控制用于所述處理器元件的電源電壓，其中，根據(jù)要執(zhí)行的信號(hào)處理的內(nèi)容，改變所述處理器元件的連接，并且改變用于所述處理器元件的電源電壓。
4.如權(quán)利要求3所述的信號(hào)處理器，其中，所述電源控制電路在預(yù)定時(shí)間段期間降低未被用于信號(hào)處理的處理器元件的電源電壓。
5.如權(quán)利要求3所述的信號(hào)處理器，其中，所述電源控制電路在預(yù)定時(shí)間段期間切斷向未被用于信號(hào)處理的處理器元件的電源電壓的供應(yīng)。
6.一種信號(hào)處理器，包括多個(gè)處理器元件，每個(gè)包括在計(jì)算單元的輸入部分處的輸入寄存器以及在該計(jì)算單元的輸出部分處的輸出寄存器；總線，用于連接所述多個(gè)處理器元件；開關(guān)單元，用于改變所述總線的連接；以及控制電路，用于根據(jù)軟件來控制所述開關(guān)單元，其中，存在第一操作模式和第二操作模式，在所述第一操作模式期間，所述處理器元件依序執(zhí)行信號(hào)處理，在所述第二操作模式期間，交替執(zhí)行由所述處理器元件執(zhí)行的信號(hào)處理以及由所述處理器元件的輸出寄存器向所述輸入寄存器的數(shù)據(jù)傳遞處理，并且，在所述處理器元件執(zhí)行該信號(hào)處理的時(shí)段期間改變所述多個(gè)處理器元件的連接。
7.如權(quán)利要求6所述的信號(hào)處理器，包括存儲(chǔ)器，用于存儲(chǔ)與執(zhí)行信號(hào)處理的順序有關(guān)的調(diào)度信息，其中，在所述第二操作模式下，所述控制電路根據(jù)所述調(diào)度信息以分時(shí)的方式來執(zhí)行電路重新配置。
8.一種信號(hào)處理器，包括多個(gè)處理器元件，包含用于執(zhí)行算術(shù)運(yùn)算和邏輯運(yùn)算的計(jì)算單元；總線，用于連接所述多個(gè)處理器元件；開關(guān)單元，用于改變所述總線的連接；以及控制電路，用于根據(jù)軟件來控制所述開關(guān)單元，其中，當(dāng)在電路重新配置信息中包括組合計(jì)算指令或與所述計(jì)算單元的位寬度有關(guān)的雙精度計(jì)算指令時(shí)，所述控制單元進(jìn)行電路重新配置，以便通過環(huán)路串聯(lián)或并聯(lián)連接被互相鄰近地布置的所述多個(gè)處理器元件。
9.一種信號(hào)處理器，包括多個(gè)處理器元件，每個(gè)包含在計(jì)算單元的輸入部分處的輸入寄存器和在該計(jì)算單元的輸出部分處的輸出寄存器；總線，用于連接所述多個(gè)處理器元件；開關(guān)單元，用于改變所述總線的連接；以及控制電路，用于根據(jù)軟件來連接所述開關(guān)單元，其中，將所述輸入寄存器重新配置為移位寄存器，以提供線性反饋，重新配置所述輸出寄存器以便提供多輸入特征寄存器，以及其中，存在用于執(zhí)行所述處理器元件、所述總線和所述開關(guān)單元的自測(cè)試的測(cè)試模式。
全文摘要
減小了電路規(guī)模和功耗。一種信號(hào)處理器包括通過電路重新配置而被映射的處理器元件(501)、未作為電路重新配置的結(jié)果而映射的處理器元件(502a、502b)；電源電壓供應(yīng)區(qū)(503)、電源電壓中斷區(qū)(504)、用于系統(tǒng)控制的CPU(505)、配置信息累積存儲(chǔ)器(506)、配置控制信號(hào)解碼部件(507)、配置控制電路(508)、用于電源供應(yīng)部件的配置控制電路(509)、數(shù)據(jù)存儲(chǔ)器(510)、全局總線(高電壓側(cè))(511)、以及用于全局總線的開關(guān)(高電壓側(cè))(512)。信號(hào)處理器被提供有響應(yīng)于要執(zhí)行的信號(hào)處理內(nèi)容而重新配置處理器元件(501)之間的電路的功能、以及改變要提供給處理器元件(501)的電壓的功能。
文檔編號(hào)H03K19/173GK101073074SQ20058004196
公開日2007年11月14日 申請(qǐng)日期2005年11月24日 優(yōu)先權(quán)日2004年12月7日
發(fā)明者寶積雅浩 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社