專利名稱：具有高電磁兼容性的延遲電路的制作方法
技術領域：
本發(fā)明是有關于一種延遲電路，且特別是有關于一種具有高電磁兼容性的延遲電路。
背景技術：
由于半導體制程技術的進步，大規(guī)模集成電路(Large Scale Integration，LSI)的技術已快速進展至超大規(guī)模集成電路(Very Large Scale Integration，VLSI)的技術或是超大規(guī)模集成電路(Ultra Large Scale Integration，ULSI)的技術，其所代表的意義為在一個單芯片上可容許的積體組件個數(shù)越來越多。因為積體組件單位面積上密度的增高，再加上積體組件本身的操作頻率越來越高，所以電路與電路之間互相受到電磁干擾(Electromagnetic Interfering，EMI)的問題越來越嚴重。由于電磁干擾會對人體造成傷害，所以世界各國對于電子產(chǎn)品所產(chǎn)生的電磁干擾都訂有明確的限定標準，如何降低電子產(chǎn)品的電磁干擾問題便成為研發(fā)人員于電路設計中所需解決的目標之一。
電磁干擾所指的是，含有電子電機零件的儀器或裝置，在運作時產(chǎn)生的電磁波噪聲，或裝置本身不需要的信號，經(jīng)由輻射或傳導等方式傳輸，影響到其它裝置，造成其它裝置的不正常或失真等現(xiàn)象。電磁干擾的強度通常會以電磁兼容性(Electromagnetic Compatibility，EMC)來表示。為了避免外來噪聲的干擾，進行測試電磁兼容性的場地大多會選在山谷地區(qū)等可以避開人為干擾源的場所。當我們說『此電路具有高電磁兼容性』，這句話所代表的含意是這個電路在優(yōu)良的設計下，不容易對別的電路產(chǎn)生電磁干擾之外，還能夠忍受外界對此電路本身的電磁干擾。
延遲電路在電路設計中屬于一種常用電路，被廣泛地應用在時序的調(diào)整(Temporal Adjustment)、單發(fā)信號(One Shot Signal)的產(chǎn)生、也可作為低通濾波器(Low Pass Filter)、RC振蕩器(Resistance-Capacitance Oscillator)等等。接下來請合并參照圖1及圖2，其繪示公知技術中的延遲電路的電路方塊圖以及RC延遲電路的電路方塊圖。公知的延遲電路是在一個RC延遲電路103之后，接上個單轉(zhuǎn)換點緩沖器106所組成。其中，單端RC延遲電路103是由電阻組件203與電容組件206所組成。
首先，由電阻組件203接收一個輸入信號的輸入后，以電阻組件203與電容組件206的RC時間常數(shù)作為延遲時間的依據(jù)，輸出一個延遲信號。其后再由單轉(zhuǎn)換點緩沖器106根據(jù)單一個準位電壓對此延遲信號進行調(diào)整后輸出信號至后續(xù)功能電路。單轉(zhuǎn)換點緩沖器106可以簡單地使用反相閘等組件來實現(xiàn)，而所根據(jù)的準位電壓的大小通常都訂為電源電壓的0.5倍。因此當來自電源的噪聲大于0.5倍的電源電壓時，輸出信號就會產(chǎn)生錯誤，進而導致后續(xù)功能電路無法正常運作的問題。
在公知技術中，電阻組件203由于驅(qū)動能力較弱，很容易受噪聲干擾，再加上所使用的電容組件206又很容易從電源或電路基體(CircuitSubstrate)等感應到噪聲。綜合以上可知公知技術中的延遲電路是一種低電磁兼容性的電路，容易受到其它電路的干擾，一旦使用低電磁兼容性的延遲電路，其受噪聲影響而產(chǎn)生含有毛刺的錯誤輸出信號時，將會導致后續(xù)電路或其它組件的誤動作，更嚴重的甚至會有物理上的損壞發(fā)生。

發(fā)明內(nèi)容
因此本發(fā)明的目的就是在提供一種具有高電磁兼容性的延遲電路，使用一個雙轉(zhuǎn)換點緩沖器提供兩個不同的準位電壓，使延遲電路具有較強的噪聲容忍度。使用雙電容RC延遲電路，借由對稱的雙端平衡電容對來分散噪聲強度。
本發(fā)明的一種具有高電磁兼容性的延遲電路包括一個RC延遲電路與一個雙轉(zhuǎn)換點緩沖器，其中此RC延遲電路包括一個電阻組件與一個電容組件。首先，由電阻組件接收一個輸入信號。接下來，單端接地的電容組件與第一電阻組件所組成的RC延遲電路，提供一個RC時間常數(shù)，并輸出對應于輸入信號的延遲信號。此延遲信號的延遲時間即為RC時間常數(shù)。在將此延遲信號輸出之前，還需經(jīng)過一個雙轉(zhuǎn)換點緩沖器借以穩(wěn)定、調(diào)整此延遲信號。此雙轉(zhuǎn)換點緩沖器與公知的單轉(zhuǎn)換點緩沖器提供單一準位電壓不同，可以提供兩個準位電壓分別為上升準位與下降準位，根據(jù)這兩個準位電壓對延遲信號進行調(diào)整后輸出信號的品質(zhì)較根據(jù)單一準位電壓整型的信號為佳。
在本發(fā)明的一個實施例中，上述的RC延遲電路還包括一個分壓電容組件，此分壓電容組件的一端電性連接于電容組件與電阻組件之間，另一端則需與電容組件所連接的相反，耦接于接地或電壓源Vcc兩者之一。例如，當電容組件單端接地時，則分壓電容組件單端接于電壓源Vcc。加上一個分壓電容組件所組成的雙電容RC延遲電路，可使延遲電路抗電磁干擾的能力增加。
從另一個觀點來看，本發(fā)明的延遲電路至少包括一個雙電容RC延遲電路與一個單轉(zhuǎn)換點緩沖器。此雙電容RC延遲電路包括一個電阻組件與雙端平衡電容對。首先，由電阻組件接收一個輸入信號，接下來，公知技術中所使用的單一電容組件則更改為對稱的雙端平衡電容對，此雙端平衡電容對的中點電性連接至電阻組件，被區(qū)分為二，其中之一遠離中點的單端接于電壓源Vcc，另一個則是遠離中點的單端接地，其作用為分散噪聲的強度。接著，電阻組件與雙端平衡電容對所組成的雙電容RC延遲電路以RC時間常數(shù)作為延遲時間，輸出相對應于輸入信號的延遲信號。在本發(fā)明的較佳實施例中，穩(wěn)定、調(diào)整延遲信號的工作可以單純地使用公知的單轉(zhuǎn)換點緩沖器來實現(xiàn)。
在本發(fā)明中，由雙轉(zhuǎn)換點緩沖器提供兩個準位電壓，一個用于信號的上升過渡區(qū)(Rising Transitions)，一個用于信號的下降過渡區(qū)(FallingTransitions)。使用不同的準位電壓的延遲電路除了較單一準位電壓的延遲電路具有較強的克服噪聲的能力之外，調(diào)整后所輸出的信號較不易產(chǎn)生不平衡現(xiàn)象，且具有較長的保持時間(Hold Time)等優(yōu)點。使用雙端平衡電容對則有分散噪聲強度以及防止信號互相干擾等優(yōu)點。
為止本發(fā)明的上述和其它目的、特征和優(yōu)點能更明顯易懂，下文特舉一個較佳的實施例，并配合附圖，作詳細說明如下。


圖1是繪示公知技術中的延遲電路的方塊示意圖。
圖2是繪示公知技術中的RC延遲電路的方塊示意圖。
圖3是繪示依照本發(fā)明的第一較佳實施例的延遲電路的方塊示意圖。
圖4是繪示邏輯閘架構(gòu)的史密特觸發(fā)電路。
圖5是繪示互補金氧半導體架構(gòu)的史密特觸發(fā)電路。
圖6是繪示依照本發(fā)明的第二較佳實施例的延遲電路的方塊示意圖。
圖7是繪示依照本發(fā)明的一個較佳實施例的雙電容RC延遲電路的方塊示意圖。
圖8是繪示依照本發(fā)明的第三較佳實施例的延遲電路的方塊示意圖。
符號說明103 RC延遲電路106、803 單轉(zhuǎn)換點緩沖器203、703 電阻組件206、709 電容組件303 RC延遲電路306、606 雙轉(zhuǎn)換點緩沖器510 致能電路513、523、526與非門516 或非門519 非門520 R-S門拴542、544、546P信道金氧半導體組件
552、554、556 N信道金氧半導體組件603 雙電容RC延遲電路706 分壓電容組件具體實施方式
請參照圖3，其繪示依照本發(fā)明的第一較佳實施例的延遲電路的方塊示意圖。此延遲電路包括一個RC延遲電路303與一個雙轉(zhuǎn)換點緩沖器306，其中，RC延遲電路303的內(nèi)部裝置與圖2所繪示的RC延遲電路的方塊示意圖相同，為電阻組件203與電容組件206所組成的RC延遲電路303。其動作為輸入信號經(jīng)過電阻組件203與電容組件206所組成的RC延遲電路303會轉(zhuǎn)變?yōu)橐粋€有一段延遲時間的延遲信號，此延遲信號的延遲時間即為RC時間常數(shù)。
接下來的雙轉(zhuǎn)換點緩沖器306則是提供二個準位電壓，可增強對噪聲的容忍度。在本發(fā)明的一個較佳實施例中，此雙轉(zhuǎn)換點緩沖器306可以是史密特觸發(fā)電路(Schmitt Trigger Circuit)，熟習此技術者可知，若使用晶體管-晶體管邏輯(Transistor-Transistor Logic，TTL)的史密特觸發(fā)電路，因其輸入阻抗較低，在實際應用上可能會發(fā)生阻抗不匹配等問題，因此在這里提出兩種適用于大規(guī)模集成電路(Large Scale Integration，LSI)與超大規(guī)模集成電路(Very Large Scale Integration，VLSI)的數(shù)字集成電路架構(gòu)的史密特觸發(fā)電路，其中一種采用互補金氧半導體(ComplementaryMetal Oxide Semiconductor，CMOS)架構(gòu)，另一種則以邏輯閘架構(gòu)。
請參照圖4所繪示邏輯閘架構(gòu)的史密特觸發(fā)電路。在數(shù)字電路中，門栓(Latch)與正反器(Flip-flop)兩者均是可以提供位狀態(tài)儲存的裝置，皆可將邏輯狀態(tài)『0』或『1』記憶在裝置內(nèi)，直到位值需要改變或電源被切除，才有可能改變。由于具有兩個穩(wěn)定的輸出狀態(tài)，所以在電子電路中被稱為是雙穩(wěn)態(tài)電路。其中，門栓可以說是正反器的前身，因此有些歸類方法甚至將其歸類至正反器的范圍內(nèi)，但是在數(shù)字集成電路資料手冊中，門栓和正反器是被標明為非同類，在資料手冊中我們可以查詢到的有R-S門栓以及D型門栓這兩種門栓。在本實施例中所使用的門栓為前者，R-S門栓中的R代表為重置(Reset)，S則是代表為設定(Set)，其輸出端有兩個且所輸出的信號互為反相。在此實施例中，包括由與非門413、非門419，以及或非門416組成的致能電路410，以及由兩個與非門423、426所組成的R-S門栓420，借以實現(xiàn)具有雙轉(zhuǎn)緩點的緩沖器，但在實際應用上無需以此為限。例如，在本實施例中是使用兩個與非門423、426來實現(xiàn)R-S門栓420，但在實際應用上也可以使用兩個或非門來實現(xiàn)。同理，致能電路也無需與此本實施例為限。
另外，以單極技術方面來看，數(shù)字邏輯集成電路可分為金氧半導體邏輯與互補式金氧半導體邏輯兩類，所使用的半導體材質(zhì)可區(qū)分為N信道金氧半導體及P信道金氧半導體兩種，簡稱NMOS及PMOS。其中，N信道金氧半導體的特性為對正電壓產(chǎn)生感應電流，P信道金氧半導體則是會對負電壓產(chǎn)生感應電流。所謂的互補金氧半導體則是利用N信道金氧半導體及P信道金氧半導體在中電壓極性對電流導通的互補特性來設計電路，使電路在導通與截止之間更為省電。使用互補金氧半導體所設計的電路不但省電，還有功能種類多，噪聲容忍度較晶體管-晶體管邏輯大，電源可由3V至15V均可使用的優(yōu)點。
請參照圖5所繪示互補金氧半導體架構(gòu)的史密特觸發(fā)電路，此電路包括P信道金氧半導體組件542、544、546與N信道金氧半導體組件552、554、556。使用N信道金氧半導體及P信道金氧半導體作為開關，在電路中以互補方式動作，也就是當N信道金氧半導體導通時，P信道金氧半導體必呈截斷狀態(tài)，反之當P信道金氧半導體接通時，N信道金氧半導體必截斷狀態(tài)。這為互補式金氧半導體邏輯的基本運作原理。由圖9B中可知，在正常狀況下，輸入信號IN的電壓極性只會影響P信道金氧半導體組件542、544、546或N信道金氧半導體組件552、554、556其中一組導通，所以此電路會因輸入信號IN的電壓極性變化，而交互輸出正電壓Vcc及負電壓GND，是一種雙穩(wěn)態(tài)電路，可適用于本發(fā)明的一個較佳實施例中作為雙轉(zhuǎn)換點緩沖器使用。
接下來，請合并參照圖6及圖7，其分別繪示依照本發(fā)明的第二較佳實施例的延遲電路的方塊示意圖以及依照本發(fā)明的一個較佳實施例的雙電容RC延遲電路的方塊示意圖。在本發(fā)明的第二較佳實施例中的雙電容RC延遲電路是以第一較佳實施例中的RC延遲電路303為基本，再加上一個分壓電容組件706所實現(xiàn)。此分壓電容組件706一端電性連接于電容組件709與電阻組件703之間，另一端則接于電壓源Vcc或者是接地兩者之一，此端的連接需相對于電容組件709。例如，當電容組件709單端接地時，此分壓電容組件706就需單端接于電壓源Vcc。加上一個分壓電容組件706，使原本的RC延遲電路303轉(zhuǎn)變?yōu)殡p電容RC延遲電路603。再加上后接的雙轉(zhuǎn)換點緩沖器606的協(xié)助，使得此實施例中的延遲電路的抗電磁干擾的能力較上述的實施例為佳。
接下來請合并參照圖7，以及圖8所繪示的依照本發(fā)明的第三較佳實施例的延遲電路的方塊示意圖。此裝置包括一個雙電容RC延遲電路603與一個單轉(zhuǎn)換點緩沖器803。請參照圖7所示，此雙電容RC延遲電路603包括一個電阻組件703與由分壓電容組件706與電容組件709所組成的雙端平衡電容對，此雙端平衡電容對乃是由串接的兩個電容組件所組成，其中電容組件709單端接地，另外一個分壓電容組件706則單端接于電壓源Vcc。雖然本實施例是以此連接方式來組成雙端平衡電容對，但在實際應用上開無需以此為限。
單轉(zhuǎn)換點緩沖器803，其運作方式為提供一個準位電壓來對雙電容RC延遲電路603所輸出的延遲信號進行整型后輸出。在本發(fā)明的一個較佳實施例中，此單轉(zhuǎn)換點緩沖器803可以一個反相閘來實現(xiàn)，但在實際應用上無需以此為限。
最后，請合并參照表1及表2，表1所列出的為當噪聲通過延遲電路中的電容電源侵入，但后續(xù)的緩沖器電路的電源無變動的情況下，較佳實施例的延遲電路的噪聲容忍幅度。其中各符號所代表的意義分述如下，單一準位電壓為電源電壓的s倍，s通常為0.5、上升準位電壓為電源電壓的h倍，h通常為0.7、下降準位電壓為電源電壓的1倍，1通常為0.3，Vcc代表電源電壓，OK則表示可克服噪聲，不被干擾。表2則是列出當噪聲通過延遲電路中的電容電源侵入時，后續(xù)的緩沖器電路也同時變動的情況。由表1與表2可知本發(fā)明的延遲電路確實較公知的延遲電路，具有較佳的噪聲的容忍幅度以及抵抗能力。其中又以雙電容RC延遲電路與雙轉(zhuǎn)換點緩沖器所組合的延遲電路，對噪聲的容忍幅度以及抵抗能力較其它兩種為佳。
表1 表2 綜合以上所述，當采取RC延遲電路與雙轉(zhuǎn)換點緩沖器的組合時，由于雙轉(zhuǎn)換點緩沖器提供兩個準位電壓，因此其所輸出信號的品質(zhì)較公知的延遲電路具有較長的保持時間與良好的設定時間(Set Time)，可減少對后續(xù)功能電路輸出錯誤信號的機會。當采取雙電容RC延遲電路與單轉(zhuǎn)換點緩沖器的組合時，由于雙電容RC延遲電路內(nèi)部包括的雙端平衡電容對具有分散噪聲強度以及防止信號互相干擾等優(yōu)點，因此也較公知的延遲電路具有較高的電磁兼容性。若是采取雙電容RC延遲電路與雙轉(zhuǎn)換點緩沖器的組合時，則集合上述兩種組合的優(yōu)點，為一種具有高電磁兼容性的延遲電路。
雖然本發(fā)明已以一個較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些少許的更動與潤飾，因此本發(fā)明的保護范圍當視上述的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種具有高電磁兼容性的延遲電路，其特征在于該延遲電路包括一個RC延遲電路，包括有一個電阻組件及一個電容組件，該電阻組件接收一個輸入信號，該電容組件耦接至該電阻組件，用以輸出相對應于該輸入信號的一個延遲信號；以及一個雙轉(zhuǎn)換點緩沖器，耦接至該電容組件，用以依據(jù)一個上升準位及一個下降準位，對該延遲信號進行調(diào)整后輸出。
2.如權(quán)利要求1所述的延遲電路，其特征在于，其中該RC延遲電路還包括一個分壓電容組件，一端耦接于該電容組件與該電阻組件之間，另一端則相對于該電容組件，耦接于一個接地及一個電壓源兩者之一。
3.如權(quán)利要求2所述的延遲電路，其特征在于，其中該分壓電容組件與該電容組件是主動組件。
4.一種具有高電磁兼容性的延遲電路，其特征在于，該延遲電路包括一個雙電容RC延遲電路，包括有一個電阻組件及一個雙端平衡電容對，該電阻組件接收一個輸入信號，該雙端平衡電容對耦接至該電阻組件，用以降低該輸入信號的電磁干擾程度，并輸出相對應于該輸入信號的一個延遲信號；以及一個單轉(zhuǎn)換點緩沖器，耦接至該雙端平衡電容對，用以依據(jù)一個觸發(fā)位準，對該延遲信號進行調(diào)整后輸出。
5.如權(quán)利要求4所述的延遲電路，其特征在于，其中該雙端平衡電容對是由數(shù)個電容組件串接組成。
6.如權(quán)利要求5所述的延遲電路，其特征在于，其中該些電容的個數(shù)是兩個。
7.如權(quán)利要求5所述的延遲電路，其特征在于，其中該些電容是主動組件。
全文摘要
一種具有高電磁兼容性的延遲電路，此電路以雙電容RC延遲電路來替代RC延遲電路，借以分散噪聲的強度。使用雙轉(zhuǎn)換點緩沖器來替代單轉(zhuǎn)換點緩沖器，由于雙轉(zhuǎn)換點提供兩個準位電壓，除提高輸出信號的品質(zhì)外，也具有較強的克服噪聲的能力。最好的方式則是采取雙電容RC延遲電路與雙轉(zhuǎn)換點緩沖器所組合的延遲電路，其兼具上述的優(yōu)點。
文檔編號H03K5/1252GK1921308SQ200610099410
公開日2007年2月28日 申請日期2006年7月14日 優(yōu)先權(quán)日2006年7月14日
發(fā)明者朱秉濬 申請人:中穎電子(上海)有限公司