專利名稱：用于高速i/o的混合預(yù)加重均等化的發(fā)射機(jī)及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電流模式邏輯驅(qū)動電路，具體地說，用于高速i/o的混合預(yù)
加重均等化的發(fā)射機(jī)及方法。
背景技術(shù)：
在片與片之間的通訊中，為了得到高速率，的電壓，可采用電流模式的
I/O邏輯(CML)。由于符號間(inter-symbol)噪聲的干擾、反射、耦合等 原因，1/0的性能受到嚴(yán)重的限制。為了提高IO的性能，現(xiàn)有技術(shù)引入預(yù)加 重的均等化技術(shù)來克服通道傳入的失真。預(yù)加重均等化是一個簡單的步驟， 就是將數(shù)據(jù)流描述成以下等式
<formula>formula see original document page 3</formula>
式中，iV是taps的總數(shù)，a,是每一個tap的系數(shù)，；c,是引入的數(shù)據(jù)流。 實現(xiàn)上述等式的電路結(jié)構(gòu)稱作預(yù)加重發(fā)射機(jī)，通常情況下，有兩種方法 來執(zhí)行預(yù)加重發(fā)射機(jī)模擬均等化和數(shù)字均等化。圖1展示了一個模擬均衡 化的操作，它包括了一個全尺寸的CML驅(qū)動器，驅(qū)動器的電流由一個數(shù)字 模擬轉(zhuǎn)換器DAC控制。均等化的系數(shù)(Coefficients)由電流控制DAC反饋 得到，因此，可以很好的控制驅(qū)動器的輸出擺幅。每一個端頭(tap)包含了 一個潛在的全尺寸的驅(qū)動器和DAC。把所有的輸出都連接到一起，最終的 電流加到一起，那么，就可以得到正確的輸出擺幅。均等化譯碼器可以簡化 成小步長的觸發(fā)器，或在一些情況下，可以用一些很復(fù)雜的譯碼圖。通常，模擬均等化有著所有的優(yōu)點(譯碼簡單，電流DAC運行速度很 低，多數(shù)據(jù)通道中， 一個tap只要一個電流DAC，預(yù)驅(qū)動器設(shè)計容易，驅(qū)動 器中不同的比特反饋沒有不匹配等等)。但其不足之處在于，當(dāng)tap數(shù)達(dá)到一 定值后，驅(qū)動器的輸出負(fù)載并不會隨著所用的tap數(shù)的增加而呈線性增加。 這極大的限制了電流I/O的設(shè)計水平，尤其是當(dāng)設(shè)計均等化7個tap時候。
如圖2所示為數(shù)字均等化的電路結(jié)構(gòu)。驅(qū)動器和模擬方式的驅(qū)動器有著 相同的驅(qū)動力。不同之處在于，數(shù)字化驅(qū)動器有一個恒定的偏置。整個驅(qū)動 器是分成一塊一塊的，而且是二進(jìn)制的。適當(dāng)?shù)谋忍財?shù)的選擇，取決于具體 的應(yīng)用。上述的驅(qū)動器本質(zhì)上是一個8位的DAC。所有的濾過系數(shù)都是均 等譯碼器，乘法器，加法器的反饋，而這些都是由數(shù)字譯碼器完成的。數(shù)字 均等有著驅(qū)動器pad點負(fù)載最小化的優(yōu)點，但是卻增加了所有數(shù)字電路的負(fù) 載。對于更高的數(shù)據(jù)速率，這可能會在某些數(shù)據(jù)回路中產(chǎn)生時序問題。在性 能上，回路交叉點工作得很慢是以額外增加的電源和面積為代價的。

發(fā)明內(nèi)容
本發(fā)明的目的，在于克服上述現(xiàn)有的模擬均等化和數(shù)字均等化的結(jié)構(gòu)所 存在的不足，從而提供了一種用于高速1/0的混合預(yù)加重均等化的發(fā)射機(jī)。
本發(fā)明的用于高速1/0的混合預(yù)加重均等化的發(fā)射機(jī)，包括一譯碼器， 其特征在于，所述譯碼器包括多個位元加法器。
所述譯碼器后端進(jìn)一步連接有一混合輸出單元，該混合輸出單元包括一 低位輸出單元以及一高位輸出單元，所述高位輸出單元用于接收高位數(shù)據(jù)。
本發(fā)明的另一目的，在于克服現(xiàn)有的模擬均等化和數(shù)字均等化方法所存 在的缺陷，從而提供了一種用于高速1/0的混合預(yù)加重均等化的方法。
本發(fā)明的用于高速I/0的混合預(yù)加重均等化方法，其特征在于，包括以 下步驟利用一包括多個位元加法器的譯碼器，對輸出的數(shù)據(jù)進(jìn)行譯碼操作； 輸入均等化系數(shù)到該譯碼器，并被壓縮成兩個向量； 對該兩個向量的高位和低位分別進(jìn)行相加； 將上述低位相加的進(jìn)位應(yīng)用到復(fù)制的數(shù)字模擬轉(zhuǎn)換器中。 利用本發(fā)明，可節(jié)省響應(yīng)時間，減少電路的負(fù)載量，從而提高了數(shù)據(jù)傳 輸速度，減小了芯片設(shè)計的面積和電路功耗。


圖1是現(xiàn)有技術(shù)中的一種6端頭(tap) 8位的模擬發(fā)射機(jī)均衡器的拓?fù)?結(jié)構(gòu)示意圖2是現(xiàn)有技術(shù)中的一種7端頭(tap) 8位的數(shù)字發(fā)射機(jī)均衡器的拓?fù)?結(jié)構(gòu)示意圖3是本發(fā)明的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)的拓?fù)浣Y(jié)構(gòu) 示意圖4是本發(fā)明的混合數(shù)字模擬轉(zhuǎn)換的數(shù)字濾波示意圖5是本發(fā)明的混合數(shù)字模擬轉(zhuǎn)換的數(shù)字濾波更為詳細(xì)的示意圖。
具體實施例方式
以下結(jié)合附圖和實施例，詳細(xì)說明本發(fā)明的組成和工作原理。 如圖3所示，本發(fā)明的用于高速I/0的混合預(yù)加重均等化的發(fā)射機(jī)，包
括一譯碼器100，所述譯碼器100包括多個位元加法器。
具體地，該譯碼器100接收來輸入的穿行數(shù)據(jù)，并根據(jù)輸入的兩個向量，
對該輸入的串行數(shù)據(jù)進(jìn)行譯碼操作。向量輸入之前，需要進(jìn)行壓縮操作，在
壓縮時，如果向量的端頭系數(shù)^絕對值大于1，則重新將其設(shè)置為缺省值，
并繼續(xù)進(jìn)行向量的壓縮操作。譯碼器中100的加法器由于均采用位元(bitwise)運算，因此不需要進(jìn) 行進(jìn)位操作。
結(jié)合圖4、圖5，譯碼器進(jìn)行譯碼操作后，輸出數(shù)據(jù)到一個混合的輸出 單元200，該混合輸出單元200包括一個低位輸出單元210和一個高位輸出 單元220，低位輸出單元210用于接收低位數(shù)據(jù)，并產(chǎn)生進(jìn)位應(yīng)用到高位輸 出單元220。具體地，高位數(shù)據(jù)進(jìn)入高位輸出單元220后，可以模擬的形式， 在數(shù)字模擬轉(zhuǎn)換器中完成。最終，低位輸出和高位輸出被輸送到輸出端口。
本實施例中，向量數(shù)據(jù)為8位數(shù)據(jù)，低位數(shù)據(jù)和高位數(shù)據(jù)均為4位。但 容易理解，根據(jù)需要，向量數(shù)據(jù)可以采用任何位述的數(shù)據(jù)向量，而低位數(shù)據(jù) 和高位數(shù)據(jù)的位數(shù)也可進(jìn)行相應(yīng)調(diào)整。
利用本發(fā)明建立的混合的均衡濾波器，具有數(shù)字和模擬均衡器的雙重優(yōu) 點，在電路設(shè)計時，不必增加焊盤(pad)點的額外電容。例如，當(dāng)數(shù)字模 擬轉(zhuǎn)換器是8位時，復(fù)制的比特是第5位的比特。對于二進(jìn)制的數(shù)字模擬轉(zhuǎn) 換器的第5位的比特而言，僅僅是整個數(shù)字模擬轉(zhuǎn)換器負(fù)載的6.25%。
因此，本發(fā)明的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)及方法可以 大量節(jié)省響應(yīng)時間。該響應(yīng)時間的減少對于CPU-CPU、CPU-內(nèi)存、CPU-HVM 之間的通訊和互聯(lián)性能來說，是至關(guān)重要的。
在輸入輸出端口的芯片設(shè)計中，本發(fā)明也具有很大的價值。因為本發(fā)明 可滿足高速數(shù)據(jù)傳輸?shù)囊?，因此可與不斷更新的CPU的速度進(jìn)行匹配。 該發(fā)明可解決在不增加發(fā)射機(jī)驅(qū)動器的負(fù)載的情況下提高其性能。
綜上所述，利用本發(fā)明的用于高速1/0的混合預(yù)加重均等化的發(fā)射機(jī)及 方法，可節(jié)省響應(yīng)時間，減少電路的負(fù)載量，從而提高了數(shù)據(jù)傳輸速度，減 小了芯片設(shè)計的面積和電路功耗。
權(quán)利要求
1、一種用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)，包括一譯碼器，其特征在于，所述譯碼器包括多個位元加法器。
2、 如權(quán)利要求1所述的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)， 其特征在于，所述譯碼器后端進(jìn)一步連接有一混合輸出單元，該混合輸出單 元包括一低位輸出單元以及一高位輸出單元，所述高位輸出單元用于接收高 位數(shù)據(jù)。
3、 如權(quán)利要求2所述的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)， 其特征在于，所述高位輸出單元包括一數(shù)字模擬轉(zhuǎn)換器，所述高位數(shù)據(jù)的進(jìn) 位以模擬的形式在該數(shù)字模擬轉(zhuǎn)換器中進(jìn)行。
4、 如權(quán)利要求3所述的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)， 其特征在于，所述譯碼器輸出的數(shù)據(jù)為8位數(shù)據(jù)，所述高位數(shù)據(jù)為4位數(shù)據(jù)。
5、 一種用于高速I/O的混合預(yù)加重均等化方法，其特征在于，包括以 下步驟利用一包括多個位元加法器的譯碼器，對輸出的數(shù)據(jù)進(jìn)行譯碼操作； 輸入均等化系數(shù)到該譯碼器，并被壓縮成兩個向量； 對該兩個向量的高位和低位分別進(jìn)行相加； 將上述低位相加的進(jìn)位應(yīng)用到復(fù)制的數(shù)字模擬轉(zhuǎn)換器中。
6、 如權(quán)利要求5所述的用于高速I/O的混合預(yù)加重均等化方法，其特 征在于，所述兩個向量為8位數(shù)據(jù)。
全文摘要
本發(fā)明的用于高速I/O的混合預(yù)加重均等化的發(fā)射機(jī)，包括一譯碼器，其特征在于，所述譯碼器包括多個位元加法器。所述譯碼器后端進(jìn)一步連接有一混合輸出單元，該混合輸出單元包括一低位輸出單元以及一高位輸出單元，所述高位輸出單元用于接收高位數(shù)據(jù)。利用本發(fā)明，可節(jié)省響應(yīng)時間，減少電路的負(fù)載量，從而提高了數(shù)據(jù)傳輸速度，減小了芯片設(shè)計的面積和電路功耗。
文檔編號H03K19/003GK101295976SQ20071004015
公開日2008年10月29日 申請日期2007年4月27日 優(yōu)先權(quán)日2007年4月27日
發(fā)明者峰 陳 申請人:揚粹半導(dǎo)體(上海)有限公司