專利名稱：多功能以及緊湊的dc耦合cml緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CML邏輯緩沖器，尤其涉及信號從CML邏輯緩沖器到負(fù) 載的傳送。
背景技術(shù)：
數(shù)字邏輯電路用在與頻率不斷增長的信號有關(guān)的應(yīng)用中。例如，在蜂 窩電話中，如今使用數(shù)字電路來實(shí)現(xiàn)高速分頻器。例如，蜂窩電話的接收 機(jī)鏈路可以包括具有鎖相環(huán)的本地振蕩器。鎖相環(huán)的反饋回路中的分頻器 可以是數(shù)字計(jì)數(shù)器。由于速度的原因，可以在一種被稱為"電流模式邏輯" (CML)的邏輯類型中實(shí)現(xiàn)該計(jì)數(shù)器的一些部分。 一種類型的CML邏輯門 是緩沖器(有時(shí)稱為"時(shí)鐘驅(qū)動器")。
圖1 (現(xiàn)有技術(shù))是以傳統(tǒng)方式AC耦合到負(fù)載2的傳統(tǒng)非反相CML 緩沖器1的示意圖。負(fù)載具有用于接收差分信號的兩個(gè)差分信號輸入節(jié)點(diǎn)3 和4。 N溝道場效應(yīng)晶體管(FET) 5和6以及電阻器7和8表示了 CML 負(fù)載的典型電路。晶體管5的柵極耦合到負(fù)載的差分信號輸入節(jié)點(diǎn)3。晶體 管6的柵極耦合到負(fù)載的差分信號輸入節(jié)點(diǎn)4。當(dāng)在晶體管5和6的柵極上 出現(xiàn)恰當(dāng)量值的DC偏置電壓時(shí)，負(fù)載2正常工作。在輸入節(jié)點(diǎn)3和4上接 收的差分信號在該DC偏置電壓之上和之下來回轉(zhuǎn)換。電阻器9和10表示 用于在晶體管5和6的柵極上設(shè)置適當(dāng)DC電壓VBIAS2的偏置網(wǎng)絡(luò)。
緩沖器1在一對差分信號輸入節(jié)點(diǎn)11和12上接收差分CML輸入信號， 并且將差分CML輸出信號從一對差分信號輸出節(jié)點(diǎn)13和14驅(qū)動到負(fù)載2。緩沖器1通常包括N溝道FET下拉電流源結(jié)構(gòu)15 (其充當(dāng)一對輸入N溝 道上拉FET 16和17的負(fù)載)。電流鏡結(jié)構(gòu)15用于分別從輸出節(jié)點(diǎn)13和14 吸收DC偏置電流18和19。位于遠(yuǎn)處的偏置電壓生成器通常提供偏置電壓 VBIAS1，其決定了 DC偏置電流18和19的量值。當(dāng)接收的差分CML輸 入信號是在差分信號輸入節(jié)點(diǎn)11和12上接收到時(shí)，晶體管16和17就會 將差分信號傳送到差分信號輸出節(jié)點(diǎn)13和14。每個(gè)差分信號輸入信號在一 個(gè)電壓范圍內(nèi)變化，并且典型地具有DC偏置電壓偏移。差分CML輸入信 號的DC偏置電壓與晶體管16和17的源極跟隨器的操作以及DC偏置電流 18和19相結(jié)合，用來建立差分信號輸出節(jié)點(diǎn)13和14上的DC偏置電壓。 緩沖器1的差分信號輸出節(jié)點(diǎn)上的DC偏置電壓通常與應(yīng)該出現(xiàn)在負(fù)載2 的晶體管5和6的柵極上的DC偏置電壓VBIAS2不同。因此緩沖器1的差 分信號輸出節(jié)點(diǎn)13和14通過電容器20和21 ， AC耦合到負(fù)載2的差分信 號輸入節(jié)點(diǎn)3和4。這使得緩沖器和負(fù)載的DC偏置電壓可以不同，但使得 轉(zhuǎn)換的差分信號從緩沖器1傳送到負(fù)載2。
圖2 (現(xiàn)有技術(shù))是示出了圖1的傳統(tǒng)緩沖器1的操作的波形圖。上方 的波形顯示了脈沖寬度為500皮秒的相對高頻信號如何從緩沖器通過電容 器20和21傳送到負(fù)載。然而，由于AC耦合，較低頻的信號受到了抑制。 信號頻率越低，受到抑制的信號就有越多。下方的波形顯示了脈沖寬度為 10微秒的相對低頻信號大部分被緩沖器和負(fù)載之間的AC耦合抑制了。在 數(shù)字邏輯值為"高"的10微秒脈沖的末端，信號的電壓電平幾乎下降到了 被定義為相反數(shù)字邏輯值的值(數(shù)字邏輯值為"低")的電壓。在10微秒 脈沖的末端，90%的信號被衰減了。因此，只有當(dāng)要傳送到負(fù)載的信號是足 夠高頻的信號以使得希望的信號有足夠的信號強(qiáng)度到達(dá)負(fù)載時(shí)，才可以采 用與該負(fù)載AC耦合的典型CML緩沖器。因此，需要更多功能的緩沖器電路。

發(fā)明內(nèi)容
通過一對相鄰的導(dǎo)體將新型和緊湊的CML緩沖器的一對差分信號輸 出節(jié)點(diǎn)DC耦合到負(fù)載的一對相應(yīng)差分信號輸入節(jié)點(diǎn)。負(fù)載的一個(gè)實(shí)例是 CML邏輯元件。新型CML緩沖器包括被稱為"下拉負(fù)載鎖存器"的電路。下拉負(fù)載鎖存器的第一輸入節(jié)點(diǎn)耦合到CML緩沖器的第一個(gè)差分信號輸 出節(jié)點(diǎn)。下拉負(fù)載鎖存器的第二輸入節(jié)點(diǎn)耦合到CML緩沖器的第二個(gè)差分 信號輸出節(jié)點(diǎn)。除了增強(qiáng)CML緩沖器的跨導(dǎo)之外，下拉負(fù)載鎖存器還用于 提供通過導(dǎo)體的DC偏置電壓，并且將DC偏置電壓提供到負(fù)載的差分信號 輸入節(jié)點(diǎn)上，從而負(fù)載無需具有它自己的DC偏置電路。負(fù)載的DC偏置電 路在過去包括電阻器，當(dāng)將該電阻器集成到集成電路上時(shí)該電阻器通常占 用大量管芯面積，然而，該新型CML緩沖器無需負(fù)載具有這種DC偏置電 路，因此減少了當(dāng)實(shí)現(xiàn)整體緩沖器和負(fù)載電路時(shí)必須要耗費(fèi)的管芯面積量。 由于新型CML緩沖器和負(fù)載之間的DC耦合，使得不必使用傳統(tǒng)的AC耦 合式的緩沖器到負(fù)載連接的電容，從而進(jìn)一步減少了實(shí)現(xiàn)新型CML緩沖器 電路所需要的集成電路管芯面積量，并且因此減少了緩沖器到負(fù)載的連接 的電容量。由于新型CML緩沖器不包括與負(fù)載進(jìn)行傳統(tǒng)AC耦合的大電容 器，并且由于負(fù)載不需要DC偏置電路，而使得新型CML緩沖器可以做得 很小且很緊湊，所以可以將新型CML緩沖器及其負(fù)載緊靠在一起放置到集 成電路管芯上。將新型CML緩沖器及其負(fù)載緊靠在一起放置使得緩沖器和 負(fù)載之間的DC耦合連接的相鄰導(dǎo)體能夠制作得較短，因此使得緩沖器到負(fù) 載的連接的寄生電容變小。
可在從小于5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)，以小于50%的 信號衰減，將差分CML信號從新型CML緩沖器傳送到CML負(fù)載。在傳 統(tǒng)的CML緩沖器中，持續(xù)時(shí)間長的脈沖的信號電平會由于緩沖器和負(fù)載之 間的AC耦合而隨著長脈沖的持續(xù)時(shí)間而降級，然而，新型CML緩沖器所 輸出的持續(xù)時(shí)間長的脈沖的信號電平不會隨時(shí)間而降級。因此，可以采用 新型CML緩沖器將差分CML信號驅(qū)動到負(fù)載，其中差分CML信號包括 持續(xù)時(shí)間長的脈沖和持續(xù)時(shí)間短的脈沖。因此，傳統(tǒng)CML緩沖器AC耦合 到其負(fù)載并且在信號基本不降級的情況下無法傳送長脈沖，與之相比，新 型CML緩沖器具有更多功能。
上文是概括性的說明，且包含了必要的簡化和歸納性細(xì)節(jié)，而省略了 一些細(xì)節(jié)，從而本領(lǐng)域的普通技術(shù)人員將明白該概括性的說明僅僅是示例 性的，而非限制性的。在以下說明的非限制性的詳細(xì)描述中，由本文所述 的且在權(quán)利要求中獨(dú)自限定的設(shè)備和/或過程的其它方面、發(fā)明性特征和優(yōu)勢將變得顯而易見。


圖1 (現(xiàn)有技術(shù))是AC耦合到負(fù)載的傳統(tǒng)CML緩沖器的示意圖。
圖2(現(xiàn)有技術(shù))是從圖1的傳統(tǒng)CML緩沖器所輸出的信號的波形圖。 在一個(gè)波形中，信號具有持續(xù)時(shí)間相對短的脈沖。在另一個(gè)波形中，信號 具有持續(xù)時(shí)間相對長的脈沖。
圖3是包括根據(jù)本發(fā)明的新穎性方面的新型CML緩沖器的系統(tǒng)的附 圖，其中該新型CML緩沖器DC耦合到負(fù)載。
圖4是提供到圖3的新型CML緩沖器的信號的波形圖，以及從新型 CML緩沖器輸出并且在圖3的負(fù)載的輸入節(jié)點(diǎn)上接收的結(jié)果信號的波形 圖。 一個(gè)波形顯示了當(dāng)信號OUT (輸出)具有持續(xù)時(shí)間相對短的脈沖時(shí)的 結(jié)果輸出信號OUT。第二個(gè)波形顯示了當(dāng)信號OUT具有持續(xù)時(shí)間相對長的 脈沖時(shí)的結(jié)果輸出信號OUT。
圖5示出了新型CML緩沖器的實(shí)施例的示意圖，其中CML緩沖器包 括用于調(diào)節(jié)由CML緩沖器向負(fù)載提供的DC偏置電壓的一對電阻器。
圖6是圖3的新型CML緩沖器的操作方法的流程圖。
具體實(shí)施例方式
圖3是根據(jù)一個(gè)新穎性方面的系統(tǒng)101的簡化晶體管級示意圖。系統(tǒng) 101集成在單個(gè)集成電路管芯上。系統(tǒng)101包括新型的DC耦合非反相CML 緩沖器102，其通過一對直接且相鄰的連接103和104DC耦合到負(fù)載105。 字母"DC"在本文中表示"直流"。緩沖器102接收一對差分信號輸入節(jié)點(diǎn) 106和107上的差分CML (直流模式邏輯)輸入信號，并且將相應(yīng)的輸入 信號的非反相版本輸出到一對差分信號輸出節(jié)點(diǎn)108和109上。緩沖器102 包括第一N溝道場效應(yīng)晶體管(FET) 110、第二N溝道FETlll和下拉負(fù) 載鎖存器112。第一晶體管110的漏極耦合到電源電壓導(dǎo)體113。第二晶體 管111的漏極也耦合到電源電壓導(dǎo)體113。圖3中將晶體管110和111的漏 極標(biāo)示為標(biāo)記"D"。圖3中將晶體管110和111的源極標(biāo)示為標(biāo)記"S"， 并且將柵極標(biāo)示為標(biāo)記"G"。鎖存器112被稱為"負(fù)載"鎖存器，因?yàn)樗鳛橐粚τ糜诜e蓄電壓的電阻性負(fù)載。鎖存器112被稱為"下拉"負(fù)載鎖存器，因?yàn)樗糜趯⑸侠w管110和111的源極上的電壓進(jìn)行下拉。
下拉負(fù)載鎖存器112具有第一輸入節(jié)點(diǎn)114和第二輸入節(jié)點(diǎn)115。第一輸入節(jié)點(diǎn)114耦合到緩沖器102的第一差分信號輸出節(jié)點(diǎn)108。第二輸入節(jié)點(diǎn)115耦合到緩沖器102的第二差分信號輸出節(jié)點(diǎn)109。下拉負(fù)載鎖存器112包括一對交叉耦合的N溝道FET116和117。晶體管116的源極通過電阻器118電阻性地耦合到接地導(dǎo)體119。晶體管117的源極通過電阻器120電阻性地耦合到接地導(dǎo)體119。晶體管116的柵極耦合到鎖存器112的第一輸入節(jié)點(diǎn)114。晶體管117的柵極耦合到鎖存器112的第二輸入節(jié)點(diǎn)115。電容器121的第一端耦合到晶體管116的源極，電容器121的第二端耦合到晶體管117的源極。下拉負(fù)載鎖存器112在第一輸入節(jié)點(diǎn)114和接地導(dǎo)體119以及第二輸入節(jié)點(diǎn)115和接地導(dǎo)體119之間提供差分下拉阻抗。本文的術(shù)語"差分"是指第一輸入節(jié)點(diǎn)114和接地導(dǎo)體119之間的阻抗不同于第二輸入節(jié)點(diǎn)115和接地導(dǎo)體119之間的阻抗。第一輸入節(jié)點(diǎn)114和接地導(dǎo)體119之間的阻抗可以低于第二輸入節(jié)點(diǎn)115和接地導(dǎo)體119之間的阻抗，第一輸入節(jié)點(diǎn)114和接地導(dǎo)體119之間的阻抗也可以高于第二輸入節(jié)點(diǎn)115和接地導(dǎo)體119之間的阻抗。第一輸入節(jié)點(diǎn)114和第二輸入節(jié)點(diǎn)115中哪一個(gè)對接地導(dǎo)體119具有更低的阻抗，這取決于如何對鎖存器進(jìn)行閉鎖，如以下進(jìn)一步詳述的。
負(fù)載105具有第一差分信號輸入節(jié)點(diǎn)122和第二差分信號輸入節(jié)點(diǎn)123。第一差分信號輸入節(jié)點(diǎn)122和第二差分信號輸入節(jié)點(diǎn)123是負(fù)載105從緩沖器102接收CML或類似CML的差分信號所通過的輸入節(jié)點(diǎn)。圖3中的負(fù)載105表示用新型緩沖器102來驅(qū)動的一種CML負(fù)載的模型。負(fù)載105包括一對N溝道FET 124和125。在典型的CML負(fù)載中，在VDD電源導(dǎo)體130以及晶體管124和125的源極之間存在相耦合的負(fù)載126和127。盡管負(fù)載105可以是CML負(fù)載，但是負(fù)載105也可以是另一種類型的邏輯電路負(fù)載，例如CMOS (互補(bǔ)金屬氧化半導(dǎo)體)負(fù)載，其中該負(fù)載的每一個(gè)輸入節(jié)點(diǎn)既耦合到P溝道晶體管的柵極也耦合到N溝道晶體管的柵極。
在一個(gè)新穎性方面中，負(fù)載105不包括用于向負(fù)載的差分信號輸入節(jié)點(diǎn)122和123上提供DC偏置電壓的DC電壓偏置電路。然而，CML負(fù)載105是在差分信號輸入節(jié)點(diǎn)122和123上出現(xiàn)1.5伏特的DC偏置電壓時(shí)正常工作的電路。輸入節(jié)點(diǎn)122和123上所接收的每個(gè)差分信號都在該1.5伏特的DC偏置電壓之上和之下轉(zhuǎn)換。圖1的傳統(tǒng)電路(現(xiàn)有技術(shù))通過電容器將負(fù)載的差分信號輸入節(jié)點(diǎn)AC耦合到緩沖器的差分信號輸出節(jié)點(diǎn)，而本發(fā)明則是通過直接且相鄰的導(dǎo)電連接103和104將負(fù)載105的差分信號輸入節(jié)點(diǎn)122和123 DC耦合到新型緩沖器102的差分信號輸出節(jié)點(diǎn)108和109。緩沖器102通過這些連接103和104向負(fù)載105的節(jié)點(diǎn)122和123提供合適的DC偏置電壓。因此將圖3的系統(tǒng)稱為是"自偏置的"。在圖3的特定實(shí)施例中，負(fù)載105的晶體管124的柵極上的DC偏置電壓是晶體管116的柵極和源極之間的DC電壓與電阻器118兩端的DC壓降的總和。在一個(gè)實(shí)例中，緩沖器102的差分信號輸入節(jié)點(diǎn)106上的5千赫茲的方波差分輸入信號具有大約2.0伏特的DC偏置電壓。該差分輸入信號的AC振幅介于0.1伏特到1.0伏特之間。當(dāng)緩沖器102在接收這種信號時(shí)，晶體管116的DC柵極到源極電壓大約為1.0伏特，而電阻器118兩端的DC壓降大約為0.5伏特。因此緩沖器102將希望的1.5伏特DC偏置電壓提供到負(fù)載105的晶體管122的柵極上。負(fù)載105的輸入節(jié)點(diǎn)122上的差分信號的AC振幅介于0.1伏特到l.O伏特之間。節(jié)點(diǎn)106和107上的信號IN和INB中的差分電壓改變得到緩沖，然后作為連接103和104上的信號OUT和OUTB中對應(yīng)的差分電壓改變而被輸出。由于輸入晶體管110的源極電壓跟隨它的柵極電壓而作為源極跟隨器，所以要注意確保節(jié)點(diǎn)106上的差分輸入信號的DC偏置電壓具有適當(dāng)?shù)牧恐?，以使得?dāng)從節(jié)點(diǎn)106上的輸入信號的DC偏置電壓中減去通過晶體管110的柵極到源極壓降時(shí)，得到的電壓是負(fù)載105的節(jié)點(diǎn)122上所期望的合適的DC偏置電壓。
現(xiàn)在解釋鎖存器112的操作。假設(shè)最初鎖存器112是閉鎖的，這使得晶體管116的導(dǎo)電性不如晶體管117。由于晶體管116和117的交叉耦合配置，所以第一輸入節(jié)點(diǎn)114和接地導(dǎo)體119之間的阻抗低于第二輸入節(jié)點(diǎn)115和接地導(dǎo)體119之間的阻抗。最初，緩沖器102的差分信號輸入節(jié)點(diǎn)106和107上的差分輸入信號IN和INB使得節(jié)點(diǎn)106上的電壓低于節(jié)點(diǎn)107上的電壓。因此，晶體管110的導(dǎo)電性不如晶體管111。因此，下拉負(fù)載鎖存器112將緩沖器102的差分信號輸出節(jié)點(diǎn)108上的電壓下拉至低于差分信號輸出節(jié)點(diǎn)109上的電壓。因此，信號OUT的電壓比信號OUTB的電壓低。
接下來，輸入節(jié)點(diǎn)106和107上的差分輸入信號IN和INB進(jìn)行轉(zhuǎn)換，使得節(jié)點(diǎn)106上的電壓相對于節(jié)點(diǎn)107上的電壓而增加。這使得晶體管110導(dǎo)電性增高而晶體管111的導(dǎo)電性降低。節(jié)點(diǎn)108上的電壓增加。晶體管IIO最終變得非常導(dǎo)電，以至于它的功率超過鎖存器112的較小晶體管117。鎖存器112的輸入節(jié)點(diǎn)114和115上的電壓隨后交叉，使得晶體管116的柵極上的電壓高于晶體管117的柵極上的電壓。鎖存器112通過開關(guān)狀態(tài)和閉鎖來響應(yīng)，使得現(xiàn)在晶體管116的導(dǎo)電性保持高于晶體管117。緩沖器102的差分信號輸出節(jié)點(diǎn)108上的電壓高于緩沖器102的差分信號輸出節(jié)點(diǎn)109上的電壓。節(jié)點(diǎn)108和109上的差分輸出信號OUT和OUTB通過連接103和104傳送到負(fù)載105。
當(dāng)輸入節(jié)點(diǎn)106和107上的差分輸入信號轉(zhuǎn)換使得節(jié)點(diǎn)106上的電壓相對于節(jié)點(diǎn)107上的電壓而降低時(shí)，晶體管111的導(dǎo)電性增高而晶體管110的導(dǎo)電性降低。節(jié)點(diǎn)109上的電壓相對于節(jié)點(diǎn)108上的電壓而增加。晶體管111最終變得非常導(dǎo)電，以至于它的功率超過鎖存器112的較小晶體管116。鎖存器112的輸入節(jié)點(diǎn)114和115上的電壓隨后交叉，使得晶體管117的柵極上的電壓高于晶體管116的柵極上的電壓。鎖存器112通過開關(guān)狀態(tài)和閉鎖來響應(yīng)，使得現(xiàn)在晶體管117的導(dǎo)電性保持高于晶體管U6。緩沖器102的差分信號輸出節(jié)點(diǎn)109上的信號OUTB的電壓高于緩沖器102的差分信號輸出節(jié)點(diǎn)108上的信號OUT的電壓。節(jié)點(diǎn)108和109上的差分輸出信號OUT和OUTB通過連接103和104傳送到負(fù)載105。
圖4A是在信號具有大約500皮秒的短脈沖寬度的情況下，差分信號輸入節(jié)點(diǎn)106上的信號IN的波形圖。信號IN是1千兆赫茲方波，其具有大約2.0伏特的DC偏置電壓和大約1.0伏特的AC電壓振幅。
圖4B是在將圖4A的信號IN提供到緩沖器102的差分信號輸入節(jié)點(diǎn)106上時(shí)，負(fù)載105的輸入節(jié)點(diǎn)122上出現(xiàn)的信號OUT的波形圖。信號OUT具有1.5伏特的DC偏置電壓以及大約1.0伏特的AC電壓振幅。由緩沖器102將1.5伏特的DC偏置電壓通過連接103提供給負(fù)載105的晶體管124的柵極。
14圖4C是在信號IN具有大約10微秒的長脈沖寬度的情況下，差分信號輸入節(jié)點(diǎn)106上的信號IN的波形圖。信號IN是5千赫茲方波，其具有大約2.0伏特的DC偏置電壓和大約1.0伏特的AC電壓振幅。
圖4D是在將圖4C的信號IN提供到緩沖器102的差分信號輸入節(jié)點(diǎn)106上時(shí)，負(fù)載105的輸入節(jié)點(diǎn)122上出現(xiàn)的信號OUT的波形圖。信號OUT具有1.5伏特的DC偏置電壓以及大約1.0伏特的AC電壓振幅。緩沖器102將1.5伏特的DC偏置電壓通過連接103提供給負(fù)載105的晶體管124的柵極。盡管在圖2 (現(xiàn)有技術(shù))的現(xiàn)有技術(shù)的情況下，負(fù)載的輸入上的信號電平由于緩沖器和負(fù)載之間的AC耦合而隨時(shí)間降低，然而，圖4D中的負(fù)載105的輸入節(jié)點(diǎn)122上的信號電平仍然保持在2.0伏特的高度左右，并且即使高脈沖持續(xù)10微秒該信號電平也不會隨時(shí)間降低。在從小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)，將差分信號OUT以小于50%的衰減傳送到負(fù)載。從緩沖器102的輸入節(jié)點(diǎn)106到負(fù)載105的輸入節(jié)點(diǎn)122來測量該情況下的衰減。因此，與圖1的傳統(tǒng)緩沖器相比，緩沖器102具有更多功能，因?yàn)榫彌_器102能夠成功地將信號傳送到負(fù)載105，其中從緩沖器102傳送到負(fù)載105的信號既有非常短的脈沖(例如，500皮秒或更短的脈沖)，還有非常長的脈沖(例如，IO微秒或更長的脈沖)。
在一個(gè)應(yīng)用中，在蜂窩電話之內(nèi)的RF收發(fā)機(jī)集成電路的本地振蕩器的多模分頻器(MMD)的信號路徑中使用緩沖器102。通過緩沖器傳送的信號具有高頻分量(例如，500皮秒的短脈沖)和非常低的頻率分量(例如，IO微秒的脈沖)兩者。緩沖器102可以在該信號路徑中用作一種緩沖器，以便將脈沖從CML邏輯電路的輸出端傳送到CMOS邏輯電路的輸入端。
在一個(gè)有優(yōu)勢的方面中，新型緩沖器102及其負(fù)載之間的DC耦合不包括圖1的現(xiàn)有技術(shù)的電容器20和21。圖1的現(xiàn)有技術(shù)的電容器20和21中的每一個(gè)可以是，例如，2皮法的電容器，當(dāng)以集成電路的形式來實(shí)現(xiàn)該電容器時(shí)，其占用大量的集成電路面積。圖3的新型緩沖器102不需要或者不采用這些大電容器。這有許多優(yōu)勢。
首先，在集成電路上不需要連同緩沖器102 —起提供電容器，這減少了緩沖器、負(fù)載以及緩沖器和負(fù)載間的連接所耗費(fèi)的集成電路面積量。此外，在負(fù)載中不需要提供用于DC偏置該負(fù)載的電阻器，這進(jìn)一步減少了實(shí)現(xiàn)圖3的新型緩沖器電路所需要的集成電路面積量。與圖1的現(xiàn)有技術(shù)的
AC耦合電路相比，實(shí)現(xiàn)新型緩沖器電路102所需要的集成電路面積量的總體減少降低了集成電路成本。
其次，不需要提供圖1現(xiàn)有技術(shù)電路的AC耦合電容器20和21，這樣就可以將負(fù)載105放置得與緩沖器102更靠近。減少了緩沖器和負(fù)載之間的距離就減少了緩沖器和負(fù)載之間的連接長度，從而減少了這些連接的寄生電容。集成電路上的長信號線導(dǎo)體具有在該線路自身和鄰近的以及下層的結(jié)構(gòu)之間的寄生電容。在圖1的現(xiàn)有技術(shù)電路中，當(dāng)緩沖器1向負(fù)載驅(qū)動信號時(shí)，其必須對該寄生電容進(jìn)行充電和放電。緩沖器1和負(fù)載2之間連接的導(dǎo)體部分的寄生電容通常有500毫微微法(500X10E-15F)那么大。在受驅(qū)動的信號是非常頻繁切換的特高頻信號(例如，1千兆赫茲)的情況下，緩沖器可能由于需要對通向負(fù)載的連接的寄生電容進(jìn)行充電和放電，而耗費(fèi)大量功率。在圖3的實(shí)施例中，由于緩沖器102被放置得更靠近負(fù)載105，所以可以將連接103和104做得相對較短。因?yàn)檫B接103和104變短，所以它們的寄生電容變小。在一個(gè)實(shí)例中，連接103和104中每一個(gè)的總寄生電容減少到低于20毫微微法(20X 10E-15F)。
第三，如上所述，減少緩沖器和負(fù)載之間的連接103和104的寄生電容就減少了緩沖器的功耗，因?yàn)榫彌_器不需要對太多電容進(jìn)行充電和放電。
在下拉負(fù)載鎖存器112之中提供電容器121是可選的。如果提供了電容器121，那么隨著差分輸入信號的頻率增加，電容器121的阻抗降低，從而減少晶體管116和117的源極之間的阻抗，并且還有效地減少這些源極和接地導(dǎo)體119之間的阻抗。減少晶體管116和117的源極與接地導(dǎo)體119之間的阻抗將導(dǎo)致節(jié)點(diǎn)108和109的最大電壓擺動增加。增加節(jié)點(diǎn)108和109的最大電壓擺動就有效地增加了在差分信號輸入節(jié)點(diǎn)106和107上可以適當(dāng)接收的輸入信號的AC量值。有時(shí)候?qū)⒃黾泳彌_器102的容量以接收更大AC振幅的輸入信號稱為增加緩沖器的"凈空(headroom)"。增加節(jié)點(diǎn)108和109的最大電壓擺動不但增加了在高頻處緩沖器的凈空，而且增加節(jié)點(diǎn)108和109的最大電壓擺動還用來增加緩沖器102的容量，以將輸入電壓信號轉(zhuǎn)變成輸出電流信號(即，緩沖器102的跨導(dǎo))。因此，電容器121使得緩沖器102的凈空和跨導(dǎo)兩者都隨著輸入信號頻率的增加而增加。緩沖器102的DC偏移傳遞函數(shù)(DC偏移增益)小于一。這意味著， 如果在差分信號輸入節(jié)點(diǎn)106和107上接收的輸入信號的DC偏置偏移電壓 相對于理想DC偏置偏移的偏差為特定DC電壓(DC輸入偏移)，那么緩 沖器102將相應(yīng)的輸出信號提供到負(fù)載105上，該輸出信號的DC偏置電壓 與負(fù)載處的理想DC偏置電壓相差另一個(gè)DC電壓(DC輸出偏移)。然而， DC輸出偏移的量值小于DC輸入偏移的量值。因此，使用緩沖器102來緩 沖差分信號不僅不會使得負(fù)載105處的DC偏置偏移大于在信號路徑中沒有 緩沖器102的情況下將會有的DC偏置偏移，反而在信號路徑中使用緩沖器 102會使得負(fù)載105處的DC偏置偏移變小。新型CML緩沖器的多個(gè)實(shí)例 可以一起組成一串鏈路，這樣，在信號沿著緩沖器鏈路下傳時(shí)，DC偏移 不會增加。
圖5是緩沖器102的另一個(gè)實(shí)施例的示意圖。在圖5的實(shí)施例中，提 供了兩個(gè)偏置電阻器128和129。電阻器128將晶體管116的柵極電阻性地 耦合到DC偏置電壓VBIAS。電阻器129將晶體管117的柵極電阻性地耦 合到DC偏置電壓VBIAS?？梢酝ㄟ^調(diào)節(jié)電壓VBIAS來調(diào)節(jié)由緩沖器102 提供給其負(fù)載的"自偏置"DC偏置電壓。
圖6是新型方法的流程圖，在該新型方法中，DC耦合到負(fù)載的緩沖器 用于1)向負(fù)載提供DC偏置電壓，2)在從5千赫茲到1千兆赫茲的頻率 范圍內(nèi)，以小于50%的衰減，將差分信號傳送到負(fù)載。在圖3的緩沖器102 的第一差分信號輸出節(jié)點(diǎn)108到圖3的負(fù)載105的第一差分信號輸入節(jié)點(diǎn) 122之間提供第一導(dǎo)電信號路徑(步驟200)。第一導(dǎo)電信號路徑是第一個(gè) 相鄰導(dǎo)體從輸出節(jié)點(diǎn)到輸入節(jié)點(diǎn)的直接連接。此處沒有圖1的AC耦合實(shí)例 中的干擾電容器。圖3的下拉負(fù)載鎖存器112用于通過連接103將DC偏置 電壓提供給負(fù)載105的第一差分信號輸入節(jié)點(diǎn)122 (步驟201)。在緩沖器 102的第二差分信號輸出節(jié)點(diǎn)109到負(fù)載105的第二差分信號輸入節(jié)點(diǎn)123 之間提供第二導(dǎo)電信號路徑(步驟202)。第二導(dǎo)電信號路徑是通過第二個(gè) 相鄰導(dǎo)體從輸出節(jié)點(diǎn)到輸入節(jié)點(diǎn)的直接連接。下拉負(fù)載鎖存器112用于通 過連接104將DC偏置電壓提供給負(fù)載105的第二差分信號輸入節(jié)點(diǎn)123(步 驟203)。緩沖器102不僅DC偏置負(fù)載105的輸入節(jié)點(diǎn)，而且緩沖器102 還接收緩沖器102的第一和第二差分信號輸入節(jié)點(diǎn)106和107上的差分信號，并且在從5千赫茲到1千兆赫茲的范圍內(nèi)，以小于50%的衰減，將這 些信號通過到負(fù)載105的第一和第二差分信號輸入節(jié)點(diǎn)122和123的第一 和第二導(dǎo)電信號路徑傳送到負(fù)載105。在緩沖器102的差分信號輸入節(jié)點(diǎn) 106和108以及負(fù)載105的差分信號輸出節(jié)點(diǎn)122和123之間測量衰減。
盡管上文出于舉例說明目的而描述了某些特定的實(shí)施例，但是本申請 的公開內(nèi)容具有普遍的適用性，并且不限于以上所述的特定實(shí)施例。盡管
上文結(jié)合具有單對差分信號輸入的緩沖器來描述了下拉負(fù)載鎖存器的使 用，但是可以在具有多于一對的差分信號輸入節(jié)點(diǎn)的邏輯門中使用下拉負(fù) 載鎖存器。上述將CML電路的輸出端DC耦合到負(fù)載以及使用DC耦合來 向負(fù)載提供DC偏置電壓的技術(shù)可以擴(kuò)展到用于諸如CMLNOR門之類的其 它類型的電路中。盡管上文結(jié)合蜂窩電話中的多模分頻器(MMD)的應(yīng)用 來描述了新型CML緩沖器的說明性實(shí)例，但是該新型CML緩沖器在除了 MMD和蜂窩電話之外的應(yīng)用中也有普遍的適用性。因此，在不脫離權(quán)利要 求書定義的保護(hù)范圍的前提下，可以對所述特定實(shí)施例的各種特征進(jìn)行各 種修改、改編和組合。
權(quán)利要求
1、一種緩沖器電路，包括第一差分信號輸入節(jié)點(diǎn)；第二差分信號輸入節(jié)點(diǎn)；第一差分信號輸出節(jié)點(diǎn)；第二差分信號輸出節(jié)點(diǎn)；第一場效應(yīng)晶體管(FET)，其具有源極、漏極和柵極，其中，所述柵極耦合到所述第一差分信號輸入節(jié)點(diǎn)，所述源極耦合到所述第一差分信號輸出節(jié)點(diǎn)；第二場效應(yīng)晶體管(FET)，其具有源極、漏極和柵極，其中，所述漏極耦合到所述第一FET的漏極，所述柵極耦合到所述第二差分信號輸入節(jié)點(diǎn)，所述源極耦合到所述第二差分信號輸出節(jié)點(diǎn)；鎖存器，其具有第一輸入節(jié)點(diǎn)和第二輸入節(jié)點(diǎn)，其中，所述鎖存器的第一輸入節(jié)點(diǎn)是所述第一差分信號輸出節(jié)點(diǎn)，所述鎖存器的第二輸入節(jié)點(diǎn)是所述第二差分信號輸出節(jié)點(diǎn)。
2、 如權(quán)利要求1所述的緩沖器電路，其中所述緩沖器電路在其第一差分信號輸入節(jié)點(diǎn)上接收信號，并將所述信號從其第一差分信號輸出節(jié)點(diǎn)傳送到一個(gè)負(fù)載的差分信號輸入節(jié)點(diǎn)，使得:在從小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)以小于50%的衰減，將所述信號從所述緩沖器電路的第一差分信號輸入節(jié)點(diǎn)傳送到所述負(fù)載的差分信號輸入節(jié)點(diǎn)。
3、 如權(quán)利要求1所述的緩沖器電路，其中，所述鎖存器包括第一N溝道場效應(yīng)晶體管(FET)，其具有源極、漏極和柵極，其中，所述源極電阻性地耦合到地，所述漏極耦合到所述鎖存器的第二輸入節(jié)點(diǎn)，所述柵極耦合到所述鎖存器的第一輸入節(jié)點(diǎn)；第二N溝道FET，其具有源極、漏極和柵極，其中，所述第二N溝道FET的漏極耦合到所述第一 N溝道TFET的柵極，所述第二 N溝道FET的柵極耦合到所述第一 N溝道FET的漏極，所述第二 N溝道FET的源極電 阻性地耦合到地。
4、 如權(quán)利要求3所述的緩沖器電路，其中所述第一差分信號輸出節(jié)點(diǎn)和所述第二差分信號輸出節(jié)點(diǎn)DC耦合到 一個(gè)負(fù)載的一對差分信號輸入節(jié)點(diǎn)。
5、 如權(quán)利要求4所述的緩沖器電路，其中所述緩沖器電路具有從其第一和第二差分信號輸入節(jié)點(diǎn)到所述負(fù)載的 一對差分信號輸入節(jié)點(diǎn)的DC傳遞函數(shù)比，其中，所述DC傳遞函數(shù)比在從 小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)小于一。
6、 一種系統(tǒng)，包括負(fù)載，其包括場效應(yīng)晶體管(FET)，其中，所述FET具有柵極，其中， 所述柵極是所述負(fù)載的信號輸入節(jié)點(diǎn)；緩沖器電路，其具有第一和第二差分信號輸入引線以及第一和第二差 分信號輸出引線，其中，所述第一差分信號輸出引線DC耦合到所述負(fù)載的 信號輸入節(jié)點(diǎn)，所述緩沖器電路包括第一場效應(yīng)晶體管(FET)，其具有源極、漏極和柵極，其中，所述漏極被耦合用于接收電源電壓，所述柵極是所述緩沖器電路的第一差分信號輸入引線，所述源極耦合到所述緩沖器電路的第一差分輸出引線；第二場效應(yīng)晶體管(FET)，其具有源極、漏極和柵極，其中，所 述漏極耦合到所述第一 FET的漏極，所述柵極是所述緩沖器電路的第 二差分信號輸入引線，所述源極耦合到所述緩沖器電路的第二差分信 號輸出引線；鎖存器，其具有第一輸入節(jié)點(diǎn)和第二輸入節(jié)點(diǎn)，其中，所述第一 輸入節(jié)點(diǎn)耦合到所述緩沖器電路的第一差分信號輸出引線，所述第二 輸入節(jié)點(diǎn)耦合到所述緩沖器電路的第二差分信號輸出引線。
7、 如權(quán)利要求6所述的系統(tǒng)，其中，所述鎖存器包括一對交叉耦合的 N溝道場效應(yīng)晶體管。
8、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路的第一差分信號 輸出引線通過相鄰導(dǎo)體DC耦合到所述負(fù)載的信號輸入節(jié)點(diǎn)，所述相鄰導(dǎo)體 從所述緩沖器電路的第一差分信號輸出引線延伸到所述負(fù)載的信號輸入節(jié) 點(diǎn)。
9、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路將DC偏置電壓 提供到所述負(fù)載的FET的柵極上。
10、 如權(quán)利要求6所述的系統(tǒng)，其中，所述鎖存器包括N溝道晶體管，其具有源極、漏極和柵極，其中的柵極耦合到所述鎖 存器的第一輸入節(jié)點(diǎn)；電阻器，其具有第一端和第二端，其中，所述電阻器的第一端耦合到 所述N溝道晶體管的源極，所述電阻器的第二端耦合到接地導(dǎo)體，其中，所述鎖存器將DC偏置電壓提供到所述負(fù)載的FET的柵極上， 所述DC偏置電壓基本上等于所述電阻器兩端的壓降加上所述N溝道晶體 管的柵極到源極電壓。
11、 如權(quán)利要求6所述的系統(tǒng)，其中，所述負(fù)載不包括用于將DC偏置 電壓提供到所述負(fù)載的FET的柵極上的偏置電路。
12、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路是多模分頻器 的一部分。
13、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路具有從其第一 和第二差分信號輸入引線到所述負(fù)載的DC傳遞函數(shù)比，其中，所述DC傳 遞函數(shù)比在從小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)小于一。
14、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路在其第一差分 信號輸入引線上接收信號，并在從小于大約5千赫茲到大于1千兆赫茲的 信號頻率范圍內(nèi)，以小于50%的衰減，將所述信號傳送到所述負(fù)載的信號 輸入節(jié)點(diǎn)。
15、 如權(quán)利要求6所述的系統(tǒng)，其中，所述緩沖器電路將DC偏置電壓提供到所述負(fù)載的信號輸入節(jié)點(diǎn)上，其中，在所述緩沖器電路的第一差分信號輸入引線上接收差分輸入信 號，其中，所述差分輸入信號具有DC偏置電壓，其中，所述差分輸入信號 的DC偏置電壓決定了所述負(fù)載的信號輸入節(jié)點(diǎn)上的DC偏置電壓。
16、 如權(quán)利要求6所述的系統(tǒng)，其中，所述負(fù)載是CMOS邏輯電路。
17、 一種系統(tǒng)，包括 負(fù)載；緩沖模塊，用于緩沖電流模式邏輯(CML)差分信號，并將所述CML 差分信號從所述模塊驅(qū)動到所述負(fù)載，其中，所述模塊DC耦合到所述負(fù)載，所述模塊用于緩沖所述CML差 分信號，使得在從小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)， 以小于50%的衰減，將所述CML差分信號傳送到所述負(fù)載。
18、 如權(quán)利要求17所述的系統(tǒng)，其中，所述模塊是多模分頻器中的緩 沖器。
19， 一種方法，包括提供第一導(dǎo)電信號路徑，其從緩沖器的第一差分信號輸出節(jié)點(diǎn)延伸到 負(fù)載的第一差分信號輸入節(jié)點(diǎn)，其中，所述緩沖器包括鎖存器；使用所述鎖存器通過所述第一導(dǎo)電信號路徑將第一 DC偏置電壓提供 到所述負(fù)載的第一差分信號輸入節(jié)點(diǎn)上；提供第二導(dǎo)電信號路徑，其從所述緩沖器的第二差分信號輸出節(jié)點(diǎn)延 伸到所述負(fù)載的第二差分信號輸入節(jié)點(diǎn)；使用所述鎖存器通過所述第二導(dǎo)電信號路徑將第二 DC偏置電壓提供 到所述負(fù)載的第二差分信號輸入節(jié)點(diǎn)上；在所述緩沖器的第一和第二差分信號輸入節(jié)點(diǎn)上接收差分信號，并通 過所述第一和第二導(dǎo)電信號路徑將所述差分信號從所述緩沖器傳送到所述 負(fù)載，使得在從小于大約5千赫茲到大于1千兆赫茲的頻率范圍內(nèi)，以 小于50%的衰減，將所述差分信號傳送到所述負(fù)載。
20、 如權(quán)利要求19所述的方法，其中，所述緩沖器是電流模式邏輯(CML)緩沖器，所述鎖存器包括一對交叉耦合的N溝道晶體管。
21、 如權(quán)利要求20所述的方法，其中， 所述第一和第二 DC偏置電壓是相同的DC電壓， 所述第一導(dǎo)電信號路徑的總電容量小于20毫微微法， 所述第二導(dǎo)電信號路徑的總電容量小于20毫微微法。
22、 如權(quán)利要求21所述的方法，其中，從所述緩沖器傳送到所述負(fù)載 的所述差分信號包括脈沖寬度小于500皮秒的脈沖，并且還包括脈沖寬度 大于IO微秒的脈沖。
23、 如權(quán)利要求19所述的方法，其中，所述緩沖器不包括P溝道晶體管， 其中，所述緩沖器不包括雙極結(jié)型晶體管。
24、 如權(quán)利要求19所述的方法，其中，所述負(fù)載是CMOS邏輯電路。
25、 一種電路，包括用于提供第一導(dǎo)電信號路徑的模塊，所述第一導(dǎo)電信號路徑從緩沖器 的第一差分信號輸出節(jié)點(diǎn)延伸到負(fù)載的第一差分信號輸入節(jié)點(diǎn)，其中，所述緩沖器包括鎖存器；用于提供第一 DC偏置電壓的模塊，其使用所述鎖存器通過所述第一導(dǎo) 電信號路徑將第一 DC偏置電壓提供到所述負(fù)載的第一差分信號輸入節(jié)點(diǎn) 上；用于提供第二導(dǎo)電信號路徑的模塊，所述第二導(dǎo)電信號路徑從所述緩 沖器的第二差分信號輸出節(jié)點(diǎn)延伸到所述負(fù)載的第二差分信號輸入節(jié)點(diǎn)；用于提供第二 DC偏置電壓的模塊，其使用所述鎖存器通過所述第二導(dǎo) 電信號路徑將第二 DC偏置電壓提供到所述負(fù)載的第二差分信號輸入節(jié)點(diǎn) 上；接收模塊，其在所述緩沖器的第一和第二差分信號輸入節(jié)點(diǎn)上接收差 分信號，并通過所述第一和第二導(dǎo)電信號路徑將所述差分信號從所述緩沖 器傳送到所述負(fù)載，使得在從小于大約5千赫茲到大于1千兆赫茲的頻 率范圍內(nèi)，以小于50%的衰減，將所述差分信號傳送到所述負(fù)載。
全文摘要
通過相鄰導(dǎo)體將CML緩沖器(102)的差分信號輸出節(jié)點(diǎn)DC耦合到負(fù)載(105)(例如CML邏輯元件)的差分信號輸入節(jié)點(diǎn)。CML緩沖器(102)包括下拉負(fù)載鎖存器(112)，其增加了緩沖器的跨導(dǎo)，提供通過這些導(dǎo)體的DC偏置電壓，并將DC偏置電壓提供到負(fù)載(105)的輸入節(jié)點(diǎn)上，從而負(fù)載無需具有DC偏置電路。在緩沖器和負(fù)載之間不需要傳統(tǒng)的AC耦合的電容器，從而減少了實(shí)現(xiàn)電路所需要的管芯面積量，并且減少了緩沖器到負(fù)載的連接的電容量。由于緩沖器到負(fù)載的連接的電容量低，所以開關(guān)功耗低?？稍趶男∮诖蠹s5千赫茲到大于1千兆赫茲的寬頻范圍內(nèi)，以小于50％的信號衰減，將差分信號從緩沖器傳送到負(fù)載。
文檔編號H03K3/356GK101479937SQ200780024258
公開日2009年7月8日 申請日期2007年6月18日 優(yōu)先權(quán)日2006年6月28日
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