專利名稱：集成電路中虛擬電源干線的調(diào)制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域。更加特別的，本發(fā)明涉及具有通過開關(guān)
塊(switch block)與主電源干線連接的虛擬電源干線的集成電i 各。
背景技術(shù)：
現(xiàn)有的集成電路包括通過開關(guān)塊與虛擬電源干線(virtual power rail)連接的電源干線(power rails)，于是該集成電路中的邏輯塊 從該虛擬電源干線中獲得能量。所述開關(guān)塊能被用于將所述虛擬電源干 線與所述主電源干線隔離并相應(yīng)地將所述邏輯塊與電源(power supply) 進(jìn)行隔離，其中所述開關(guān)塊是典型的高閾值電壓管座(header)和底座 (footer)晶體管。這對(duì)于降低集成電路的功率損耗例(如降低通過 (therethrough)它的靜態(tài)泄漏電流)是有用的。
在上述方法成功的同時(shí)，它還受到下述問題的困擾，該問題就是當(dāng) 所述邏輯塊與所述電源隔離時(shí)，所述邏輯塊中的狀態(tài)(例如數(shù)據(jù)值、指 令值、配置(configuration)等)會(huì)丟失。此外，當(dāng)需要從低功率才莫 式切換出來(lái)的時(shí)候，不幸的將需要花費(fèi)非常長(zhǎng)的時(shí)間去恢復(fù)該狀態(tài)并重 新開始使用所述邏輯塊的處理。 一種能夠至少部分地解決此問題的方法 是在所述邏輯塊中使用巴倫鎖存器(balloon latch)，以采用能夠持 續(xù)供電的電路(此電路典型地由具有低泄漏電流的高電壓閾值晶體管構(gòu) 成)來(lái)存儲(chǔ)相關(guān)的狀態(tài)信號(hào)值，從而使得所述信號(hào)狀態(tài)值在需要時(shí)可以 被恢復(fù)到所述邏輯塊中然后重新開始處理。這種方法的問題是與所述巴 倫鎖存器的電路區(qū)域相關(guān)的開銷(overhead)、其中的控制以及從所述 巴倫鎖存器恢復(fù)所述信號(hào)值到所述邏輯塊中所花費(fèi)的時(shí)間。

發(fā)明內(nèi)容
基于本發(fā)明的一個(gè)方面，其提供了一種集成電路，包含 耦合到虛擬電源干線的開關(guān)塊，用以將所述虛擬電源干線(virtual power rail )耦合到具有源電壓電平的電源；耦合到所述開關(guān)塊的開關(guān)控制器，用以通過所述開關(guān)塊控制傳導(dǎo)
(conduction),并因此選擇性地將所述虛擬電源干線連接到具有所述 源電壓電平的所述電源；以及
耦合到所述第二電源干線的邏輯電路，以從其中提取功率；其中
所述開關(guān)控制器通過所述開關(guān)塊調(diào)制傳導(dǎo)(conduction)以將前述 笫二電源干線維持在中間電壓電平上
本技術(shù)證實(shí)，以 一種比正常操作過程中簡(jiǎn)單地將虛擬電源干線連接 到電源(比如，通過電源干線或是接地干線)并且在低功率操作過程中 將虛擬電源干線與所述電源隔離更復(fù)雜的方式在集成電路中使用所述 虛擬電源干線結(jié)構(gòu)是可能的。更加特殊的是，本技術(shù)證實(shí)，通過調(diào)制(重 復(fù)切換通和斷)所述電源與所述虛擬電源干線之間的連接，所述虛擬電 源干線能被控制以采用這樣的電壓電平，該電壓電平能被用來(lái)降低所述 集成電路中的功率損耗。
當(dāng)所述電源與所述虛擬電源干線之間的連接的控制能具有固定的 調(diào)制特性(該固定的調(diào)制特性被確定與可接受的中間電壓電平相對(duì)應(yīng)) 時(shí)，在優(yōu)選實(shí)施例中，通過采用反々貴來(lái)自適應(yīng)地(adaptively )控制所 述調(diào)制，例如通過調(diào)節(jié)所述調(diào)制的占空率(duty ratio)以將所述中間 電壓維持在預(yù)定的電壓范圍內(nèi)。該自適應(yīng)控制在下述方面是有用的，即 其允許本技術(shù)可靠地用于集成電路的范圍內(nèi)以及這樣的集成電路中，該 集成電路能經(jīng)受相當(dāng)可觀的處理、電壓和溫度變化，此時(shí)固定控制將要 求大的余量(margins)從而顯著地減少能夠獲得的優(yōu)勢(shì)。
在本技術(shù)能被用于為許多不同目的而提供中間電壓電平，比如在邏 輯塊的處理過程中提供動(dòng)態(tài)電壓定標(biāo)(scaling)操作以將所述邏輯塊 的供電電壓與期望的時(shí)鐘頻率相匹配，同時(shí)，本技術(shù)還可以用于在所述 邏輯塊是靜態(tài)的情況下產(chǎn)生好的數(shù)據(jù)保持效果。依照本技術(shù)，其證實(shí)， 當(dāng)靜態(tài)的使用所述邏輯塊兩端的4支低的電壓差(voltage difference) 時(shí)，所述邏輯塊能保存狀態(tài)信號(hào)值，該電壓差低于當(dāng)所述邏輯塊在執(zhí)行 他們的預(yù)定的處理行為的過程中被激活時(shí)可接受的電壓差。通過采用開
以保持所述狀態(tài)信號(hào)值的電平上，但應(yīng)以下述方式低于所述正常的操作 電壓，該方式為當(dāng)使用所述正常操作電壓時(shí)，與靜態(tài)時(shí)邏輯塊的功率 損耗相比要降低邏輯塊的功率損耗。這樣，靜態(tài)功率損耗(泄漏)能夠浮皮降4氐，而無(wú)需采用額外的巴倫鎖存器(balloon latches)，并且可 以通過虛擬電源干線的電壓的相對(duì)迅速的增大使轉(zhuǎn)變(transit ion )回 到主動(dòng)處理(active processing)，該電壓回到能夠支持主動(dòng)處理的 電平，在該主動(dòng)處理之后重新啟動(dòng)時(shí)鐘。
應(yīng)當(dāng)明白的是，將所述主干線與所述虛擬干線隔離的所述開關(guān)塊能
的話它還可以同時(shí)用在這兩個(gè)位置上并且適用于特定的制造技術(shù)。
所述開關(guān)塊可以有很多不同的形式，它的最簡(jiǎn)單的形式是單個(gè)強(qiáng)晶 體管(single strong transistor)，其用于在主動(dòng)處理中將電源干線 連接到虛擬電源干線。然而，在優(yōu)選實(shí)施例中，所述開關(guān)塊可以是強(qiáng)晶 體管(strong transistor)和弱晶體管(weak transistor)的形式, 該弱晶體管被依據(jù)本發(fā)明加以調(diào)制，同時(shí)該強(qiáng)晶體管在此調(diào)制過程中被 切斷。以這種方法提供弱晶體管允許下述方式，在該方式中，所述晶體 管的調(diào)制將改變所述虛擬電源干線電壓以使被按照減少由調(diào)制過程本 身?yè)p耗的功率的方式來(lái)進(jìn)行調(diào)諧(tune)。能夠在主動(dòng)處理中將虛擬干 線電壓維持在操作電平上的強(qiáng)晶體管可能難于(ill)適用于更好的且 更精密的控制，該控制適于特別是在當(dāng)電荷泄漏相對(duì)低時(shí)的保持模式操 作過程中的調(diào)制。
所述反饋控制也可以通過許多不同的方式來(lái)執(zhí)行，例如可以通過使 用模擬反饋電路。然而，從主要用于數(shù)字信號(hào)處理的集成電路中的實(shí)用 觀點(diǎn)來(lái)看，模擬反饋控制很難去準(zhǔn)確地實(shí)現(xiàn)，并且相應(yīng)的優(yōu)選實(shí)施例可 能會(huì)使用反饋控制去維持具有滯后特性(hysteresis characteristic) 的中間電壓，該特性導(dǎo)致了所述中間電壓中的周期性變化，比如當(dāng)所述 邏輯塊兩端的電壓差太低時(shí)將所述開關(guān)塊切換到導(dǎo)通狀態(tài)，并且當(dāng)所述 邏輯塊兩端的電壓差太高時(shí)將所述開關(guān)塊切換到非導(dǎo)通狀態(tài)，由此，觸 發(fā)器電平(levels );故隔開。
定義預(yù)定范圍的端點(diǎn)將是可能的，在該范圍中，通過使用輸入到所 述集成電路的模擬信號(hào)來(lái)維持所述邏輯塊兩端的電壓，或者是在所述集 成電路中的中心點(diǎn)處產(chǎn)生該電壓，出于控制精度的實(shí)用觀點(diǎn)，圍繞集成 電路的該模擬信號(hào)的分布是有問題的。相應(yīng)的，在優(yōu)選實(shí)施例中，所述 預(yù)定范圍的端點(diǎn)由所述開關(guān)控制器自身生成的信號(hào)來(lái)定義。
本領(lǐng)域技術(shù)人員將會(huì)理解，用實(shí)現(xiàn)電源干線和虛擬電源干線之間的耦合的大量的管座或底座塊(header or footer blocks)去構(gòu)成集成 電路是很平常的。本發(fā)明的調(diào)制控制可以適用于所有這些開關(guān)塊。然而， 在一些實(shí)施例中將所述調(diào)制技術(shù)用于這些開關(guān)塊的子集是足夠的。這是 因?yàn)樵诘碗妷罕３帜Ｊ较拢?一個(gè)開關(guān)塊的調(diào)制足夠被用于為那些在主動(dòng) 模式期間需要它們的各自的開關(guān)塊的多個(gè)邏輯塊提供保持電壓。另外， 可能會(huì)只有位于集成電路中的某些部分或區(qū)域經(jīng)受上述的調(diào)制技術(shù)。
壓時(shí)，如果它們各自是自調(diào)節(jié)(self-regulating)的話會(huì)是有利的。 這避免了由將集中化的控制分配到不同的開關(guān)塊的需求所導(dǎo)致的復(fù)雜 性，并且會(huì)使得所述開關(guān)塊更能夠適應(yīng)它們的局部邏輯塊和局部電路 特性/變化的要求。
本發(fā)明可以被用于很多不同形式的集成電路，但是它很適用于具有 CMOS晶體管，特別是MTCMOS晶體管和絕緣體裝置上的硅的集成電路。
上述集成電路的邏輯塊可以有很多種形式，但是本發(fā)明特別適用于 下述設(shè)備(implementations ),即邏輯塊^皮計(jì)時(shí)并且當(dāng)時(shí)鐘信號(hào)是靜 態(tài)的時(shí)，所述邏輯塊不執(zhí)行處理，代替的，保持狀態(tài)信號(hào)值以使所述處 理能夠通過重新啟動(dòng)所述時(shí)鐘信號(hào)來(lái)被重新啟動(dòng)。
本發(fā)明的技術(shù)可以被用于很多目的，他們?cè)谙率銮樾蜗掠葹檫m用， 該情形為當(dāng)集成電路上的處理要求減少時(shí)，需要降低集成電路的功率 損耗，即，將所述集成電路置于低性能(low performance)或備用才莫 式，在該模式下功率損耗將被降低。
基于另一個(gè)方面，本發(fā)明提供一種集成電路，其包含
耦合到虛擬電源干線的開關(guān)裝置，用以將所述虛擬電源干線耦合到 具有源電壓電平的電源；
耦合到所述開關(guān)裝置的開關(guān)控制器裝置，用以控制通過所述開關(guān)裝
電平的所述電源上；以及
耦合到所述第二電源干線以從其中提取功率的邏輯裝置；其中 所述開關(guān)控制器裝置調(diào)制通過所述開關(guān)裝置的傳導(dǎo)以將所述笫二
電源干線維持在中間電壓電平上。
基于另一個(gè)方面，本發(fā)明提供了一種減少集成電路功率損耗的方 法，此集成電路具有電源，其可切換地連接于虛擬電源干線并且與邏輯塊相連，該邏輯塊從所述虛擬電源干線提取功率，所述方法包含
調(diào)制所述電源和虛擬電源干線之間的連接以將所述邏輯塊兩端的
電壓差維持在這樣的電平上，該電平低于當(dāng)所述虛擬電源干線持續(xù)地連
接到所述電源干線時(shí)的。
下面的對(duì)可與附圖相聯(lián)系閱讀的實(shí)施例所作的詳細(xì)說明將會(huì)使本
發(fā)明的上述以及其他目的、特征和優(yōu)勢(shì)變得更為明顯。


圖1示出了使用主電源干線、虛擬電源干線，與主電源干線和 虛擬電源干線之間的連接的調(diào)制一起采用的管座開關(guān)(header switches)和底座開關(guān)(footer swi tches)的集成電3各；
圖2示出了用于調(diào)制主供電干線和虛擬供電干線之間的連接開 關(guān)控制器和管座開關(guān)的 一 個(gè)實(shí)施例的電路框圖3示出了作為圖2所示實(shí)施例的變形的第二實(shí)施例的電路框
圖4是一個(gè)信號(hào)圖，其示出了圖2所示的實(shí)施例中電壓電平隨 時(shí)間的變化；
圖5是一個(gè)流程圖，其示出了可被用于執(zhí)行主電源干線到虛擬 電源干線的連接的調(diào)制的反饋控制。
具體實(shí)施例方式
圖1示出一個(gè)集成電路2,它包含主供電干線(main supply rail)4, 主接地干線6,虛擬供電干線(virtual supply rail) 8虛擬接地干線10。 管座開關(guān)(header switches) 12選擇性地將主供電干線4連接到虛擬 供電干線8。類似的，底座開關(guān)14選擇性地將主接地干線6連接到虛擬 接地干線10。邏輯塊16從虛擬供電干線8和虛擬接地干線10中提取電 力供應(yīng)。用時(shí)鐘信號(hào)clk給所述邏輯塊16計(jì)時(shí)以執(zhí)行數(shù)據(jù)處理操作。
可以用不同的制造技術(shù)構(gòu)造集成電路2,但是本發(fā)明尤為適用于下 述系統(tǒng)，在該系統(tǒng)中，所述集成電路由CMOS晶體管，特別是MTCMOS晶 體管構(gòu)成。應(yīng)當(dāng)明白的是，典型地可以用大量的功能元件來(lái)構(gòu)造所述集 成電路2，并且集成電路2可以有多種不同的構(gòu)造形式，例如微型處理 器，SoC，存儲(chǔ)器或其它形式的集成電路。圖1也示出了開關(guān)控制器18，開關(guān)控制器18與相應(yīng)的開關(guān)耦合并 控制這些開關(guān)導(dǎo)通或非導(dǎo)通。所述開關(guān)控制器18還還與各自的虛擬電 源干線8和IO耦合，并且響應(yīng)其上的電壓以調(diào)制(modulate)由與它 們相關(guān)的管座和底座開關(guān)12、 14提供的所述主供電干線4和虛擬供電 干線8之間以及主接地千線6和虛擬接地干線10之間的連接。與所述 開關(guān)永久性導(dǎo)通或永久性非導(dǎo)通的情況相比，該調(diào)制能夠?qū)⑻摂M干線電 壓維持在中間電平上。在某些實(shí)施例中，該調(diào)制可以;波用于提供動(dòng)態(tài)電 壓定標(biāo)(scaling)的形式，其中施加給所述邏輯塊16的電源電壓被設(shè) 置為中間電平，該中間電平對(duì)于支持以當(dāng)前激活(active)的時(shí)鐘頻率 進(jìn)行邏輯塊16的計(jì)時(shí)而言是必要的。 一般而言，邏輯塊16兩端的電壓 差越低，其中的功率損耗就越低。這在邏輯塊16處于靜態(tài)并且由于靜 態(tài)泄漏電流導(dǎo)致所述功率損耗時(shí)也是正確的。
本技術(shù)認(rèn)識(shí)到，當(dāng)邏輯塊16不被計(jì)時(shí)的時(shí)候，它們可以被用于保 持狀態(tài)信號(hào)值，而無(wú)需求助于巴倫鎖存器(balloon latche)提供維持 在邏輯塊16兩端的最小保持電壓(retention voltage)。該最小保持 電壓將小于邏輯塊16中的主動(dòng)處理(active processing )所需的電壓。 因此，與邏輯塊16激活(active)時(shí)使用的相比，可以通過降低邏輯 塊16兩端的電壓差來(lái)減少功率損耗，并且所述狀態(tài)信號(hào)值仍然可以被 保留在其中并為處理重新開始做好準(zhǔn)備。可以通過將邏輯塊16兩端的 電壓差恢復(fù)到操作電平并隨之重新啟動(dòng)所述時(shí)鐘信號(hào)來(lái)重新開始處理。
快速切換
圖2示出了第一實(shí)施例，其中管座開關(guān)l2受到控制器18的調(diào)制控 制。該管座開關(guān)12由具有高傳導(dǎo)性(conductance)的強(qiáng)晶體管20和 具有低傳導(dǎo)性的弱晶體管22構(gòu)成。當(dāng)邏輯塊16處于激活狀態(tài)時(shí)，所述 強(qiáng)晶體管20被接通以在主供電干線4與虛擬供電干線8之間提供低阻 抗通路，從而使得所述激活的邏輯塊16的功率損耗要求能被滿足。當(dāng) 邏輯塊16將要被置于保持模式時(shí)(在該模式中，所述邏輯塊靜態(tài)保持 狀態(tài)信號(hào)值)，其時(shí)鐘信號(hào)elk被終止并且所述控制器18用于在導(dǎo)通 和非導(dǎo)通狀態(tài)之間對(duì)所述弱晶體管22進(jìn)行調(diào)制。在該調(diào)制(脈沖)操 作過程中所述強(qiáng)晶體管20被切斷。窗口比較器24用于確定所述虛擬供 電干線8上的電壓何時(shí)降到低于最小電平或上升到高于最高電平。當(dāng)所述虛擬供電干線電壓降到低于最小電平時(shí)，所述弱晶體管被接通。所述
弱晶體管22保持接通狀態(tài)直到所述虛擬供電電壓達(dá)到最高電平，在該 點(diǎn)處所述弱晶體管22會(huì)被切斷。然后，與所述邏輯塊16相關(guān)的泄漏電 流將逐漸地把所述虛擬供電干線8上存儲(chǔ)的電荷進(jìn)行放電，直到所述虛 擬供電干線電壓再一次降到低于最小電平。然后，所述弱晶體管22再 一次被接通以恢復(fù)虛擬供電干線電壓。通過這種方式，該弱晶體管22 在所述窗口比較器24和觸發(fā)器電路26的控制下動(dòng)作，由此調(diào)制所述主 供電干線4和虛擬供電干線8之間的連接通與斷。定義所述虛擬供電干 線電壓的下限和上限的信號(hào)電平在所述窗口比較器24內(nèi)部生成(比如 通過合適的分壓網(wǎng)絡(luò))。
圖3示出了一個(gè)可選實(shí)施例。在該實(shí)施例中，開關(guān)控制器18由圖 示的兩個(gè)晶體管M1和M2提供。這些晶體管的柵極被施加范圍定義電壓 Verfl和Verf2。所述晶體管Ml和M2提供所述虛擬供電干線電壓的才莫 擬反饋控制以將其維持在中間電平，該中間電平對(duì)于所述邏輯塊16中 的狀態(tài)信號(hào)保持而言是足夠的。
從在圖2和圖3中都可以看到，所述開關(guān)控制器18提供所述虛擬 供電干線電壓的反饋控制。因此，所述開關(guān)塊16以及相關(guān)的開關(guān)控制 器18是自調(diào)節(jié)的。應(yīng)當(dāng)明白的是，集成電路2典型地會(huì)包含開關(guān)塊12、 14以及相關(guān)的控制器18的許多實(shí)例。并不是所有的這些都需要用到此 處所述的調(diào)制技術(shù)。只有集成電路2的某些部分適合處于低功率數(shù)據(jù)保 持模式，或者可選擇的，在低功率數(shù)據(jù)保持模式中，可能會(huì)有一個(gè)管座 開關(guān)12和/或底座開關(guān)14能夠服務(wù)于多個(gè)邏輯塊16,然而在激活模式 中，較高的功率需求使得單獨(dú)的管座和底座開關(guān)12、 14是必要的。
圖4是一個(gè)信號(hào)圖，其示出了與圖2的實(shí)施例的操作相關(guān)的信號(hào)電 平的周期性變化。信號(hào)v (weak —ctrl)是控制弱晶體管22接通和切斷 的信號(hào)。當(dāng)該信號(hào)低時(shí)，弱晶體管22被接通(也就是導(dǎo)通)。可以看 到，弱晶體管22被采用相對(duì)低的接通占空比(on dutycycle)進(jìn)行調(diào) 制，該占空比對(duì)應(yīng)短周期，在該短周期中，所述弱晶體管22的柵極電 壓被拉低以將所述弱晶體管22切換到導(dǎo)通狀態(tài)。如圖所示，信號(hào)vvdd (虛擬供電干線電壓)的值略高于700nv并且具有周期性變化。當(dāng)弱晶 體管22被切斷時(shí)，由于通過所述邏輯塊16的泄露電流的緣故，該虛擬 供電干線電壓逐漸衰減(decay)。當(dāng)所述弱晶體管22被接通時(shí)，虛擬供電干線電壓迅速恢復(fù)到它的預(yù)定最大電平。這樣，如圖所示，所述虛 擬供電干線電壓在最小和最大電平之間變化并維持在這個(gè)范圍內(nèi)。虛擬
供電干線電壓的該范圍高于最小保持電壓，其是所述邏輯塊16的特征， 并且對(duì)應(yīng)于最小電壓，在該最小電壓處，當(dāng)未被計(jì)時(shí)時(shí)，所述邏輯塊16 會(huì)保持狀態(tài)信號(hào)值。
圖5是一個(gè)流程圖，其示出了依據(jù)一個(gè)具體實(shí)施例的開關(guān)控制器18 的操作。應(yīng)當(dāng)明白的是，圖5的流程圖必要地將所述控制描述為一系列 處理操作。本領(lǐng)域技術(shù)人員應(yīng)該明白，在實(shí)際應(yīng)用過程中，這些操作中 的一些或全部可以通過電路設(shè)備(implementation)來(lái)并行地執(zhí)行。無(wú) 論如何，圖5的流程圖對(duì)于理解開關(guān)控制器18的操作是有用的。
在步驟28,開關(guān)控制器18處于等待狀態(tài)直到接收到指示要進(jìn)入狀 態(tài)保持模式(retn)的信號(hào)為止。當(dāng)接收到該信號(hào)時(shí)，流程前進(jìn)到步驟 30,在該步驟中，時(shí)鐘信號(hào)clk被停止并且時(shí)鐘信號(hào)電平保持靜態(tài)。所 述邏輯塊16的處理邏輯的靜態(tài)屬性使它們能夠容忍這樣的時(shí)鐘停止并 維持狀態(tài)信號(hào)值，該信號(hào)值使得施加在所述邏輯塊16上的電壓差不降 到最低保持電壓之下。
在步驟32,管座塊12被切換到非導(dǎo)通狀態(tài)。在該實(shí)施例中只使用 了管座塊，盡管應(yīng)當(dāng)明白的是，還可以采用替代性的底座塊或者是將管 基座塊與底座塊結(jié)合使用。當(dāng)管座塊在步驟32中被切斷時(shí)，流程圍繞 包含步驟34和36的循環(huán)進(jìn)行，步驟34和36分別檢查虛擬供電干線18 上的電壓電平?jīng)]有降得太低并且未接收到指示要退出保持模式的信號(hào) (pwr_req)。如果檢測(cè)到電壓電平在步驟34中降低，那么流程進(jìn)行到 步驟36,在該步驟中，管座開關(guān)12 (更加具體的就是弱晶體管22)被 切換到它的導(dǎo)通狀態(tài)。在該調(diào)制過程中，強(qiáng)晶體管20可以被維持在它 的非導(dǎo)通狀態(tài)。這會(huì)導(dǎo)致虛擬供電干線電壓上升。
然后，步驟38和40進(jìn)行監(jiān)控，看虛擬供電干線電壓是否已經(jīng)超過 目標(biāo)最大值以及是否接收到執(zhí)行保持模式的信號(hào)。如果虛擬供電干線的 電壓超過目標(biāo)最大值，則流程返回步驟32,在該步驟中，使所述管座塊 呈現(xiàn)完全的非導(dǎo)通狀態(tài)(比如，弱晶體管22被再一次切斷而強(qiáng)晶體管 20則一直保持切斷)。
如果在步驟36或是40中任一步驟中，接收到退出保持模式的信號(hào) (pur-req),那么流程進(jìn)入步驟42,在該步驟中，管座塊^L切換回它的完全導(dǎo)通狀態(tài)(比如，弱晶體管22和強(qiáng)晶體管20都被接通)。然后， 步驟44監(jiān)控，直到達(dá)到所述虛擬供電干線電壓操作電平，其足以支持 邏輯塊16的主動(dòng)處理(active processing)。當(dāng)達(dá)到所述虛擬供電干 線電壓的操作電平時(shí)，步驟46重新啟動(dòng)時(shí)鐘信號(hào)。
上述的電路可以有^艮多形式，其包括CMOS晶體管、MTCOMS晶體管 和絕緣體裝置上的硅，他們可以很好地適用于低功率高密度裝置。
盡管本文參考附圖詳細(xì)地說明了本發(fā)明的具體實(shí)施例，但需要清楚 的是本發(fā)明并不局限于那些特定的實(shí)施例，并且在不背離由所附權(quán)利要 求定義的本發(fā)明的范圍和精神的情況下，本領(lǐng)域技術(shù)人員可以做出各種 各樣的改動(dòng)和變形。
權(quán)利要求
1. 一種集成電路，其包含耦合到虛擬電源干線的開關(guān)塊，用以將所述虛擬電源干線耦合到具有源電壓電平的電源；耦合到所述開關(guān)塊的開關(guān)控制器，用以通過所述開關(guān)塊控制傳導(dǎo)，并因此選擇性地將所述虛擬電源干線連接到具有所述源電壓電平的所述電源；以及耦合到所述第二電源干線的邏輯電路，以從其中提取功率；其中所述開關(guān)控制器通過所述開關(guān)塊調(diào)制傳導(dǎo)以將所述第二電源干線維持在中間電壓電平上。
2、 如權(quán)利要求1所述的集成電路，其包含耦合到所述電源的電源 干線，所述開關(guān)塊耦合到所述電源干線并且用于通過所述電源干線將所 述虛擬電源干線連接到所述電源。
3、 如權(quán)利要求1所述的集成電路，其中所述開關(guān)控制器執(zhí)行反饋 控制以便調(diào)整所述調(diào)制以將所述中間電壓維持在預(yù)定的電壓范圍內(nèi)。
4、 如權(quán)利要求3所述的集成電路，其中所述開關(guān)控制器控制所述 調(diào)制的占空率以依照所述反饋控制來(lái)維持所述中間電壓。
5、 如權(quán)利要求1所述的集成電路，其中當(dāng)所述邏輯塊未被激活并且所述中間電壓導(dǎo)致大于所述邏輯塊兩 端的最小保持電壓時(shí)，所述邏輯塊靜態(tài)地保持一個(gè)或多個(gè)狀態(tài)信號(hào)值； 并且所述開關(guān)控制器通過所述開關(guān)塊調(diào)制傳導(dǎo)，以使所述中間電壓導(dǎo)致 大于所述邏輯塊兩端的最小保持電壓，并且所述一個(gè)或多個(gè)狀態(tài)信號(hào)值 被保持在所述邏輯塊中，所述邏輯塊中的平均泄漏電流小于當(dāng)所述第二 電源干線持續(xù)地處于所述源電壓電平時(shí)。
6、 如權(quán)利要求2所述的集成電路，其中所述開關(guān)塊是管座塊，所 述第一電源干線是供電電壓干線并且所述虛擬電源干線是虛擬供電電 壓干線。
7、 如權(quán)利要求2所述的集成電路，其中所述開關(guān)塊是底座塊，所 述電源干線是接地電壓干線并且所述虛擬電源干線是虛擬接地電壓干線。
8、 如權(quán)利要求1所述的集成電路，其中所述開關(guān)塊包含至少一個(gè)強(qiáng)晶體管和至少一個(gè)弱晶體管，當(dāng)切換到導(dǎo)通狀態(tài)時(shí)該強(qiáng)晶體管具有高 的傳導(dǎo)性，當(dāng)切換到導(dǎo)通狀態(tài)時(shí)該弱晶體管具有低的傳導(dǎo)性。
9、 如權(quán)利要求8所述的集成電路，其中，當(dāng)所述強(qiáng)晶體管保持在 基本上非導(dǎo)通的狀態(tài)時(shí)，所述開關(guān)控制器通過所迷弱晶體管調(diào)制傳導(dǎo)以 維持所述中間電壓。
10、 如權(quán)利要求3所述的集成電路，其中所述開關(guān)控制器的所述反期變化。
11、 如權(quán)利要求3所述的集成電路，其中所述開關(guān)控制器的反饋控 制具有滯后特征從而使得當(dāng)所述中間電壓高于與所述源電壓電平的預(yù)定最大差值時(shí)，所述開 關(guān)塊被切換到導(dǎo)通狀態(tài)；并且當(dāng)所述中間電壓低于與所述源電壓電平的預(yù)定最小差值時(shí)，所述開 關(guān)塊被切換到非導(dǎo)通狀態(tài)。
12、 如權(quán)利要求3所述的集成電路，其中所述預(yù)定的電壓范圍具有 由所述開關(guān)控制器中產(chǎn)生的一個(gè)或多個(gè)信號(hào)定義的端點(diǎn)。
13、 如權(quán)利要求1所述的集成電路，其包含多個(gè)開關(guān)塊，其中每個(gè) 開關(guān)塊都具有相關(guān)的開關(guān)控制器。
14、 如權(quán)利要求13所述的集成電路，其中所述開關(guān)塊的子集以及 相關(guān)的開關(guān)控制器用于通過所述調(diào)制來(lái)維持所述中間電壓。
15、 如權(quán)利要求13所述的集成電路，其中每個(gè)開關(guān)塊和開關(guān)控制 器都是自調(diào)節(jié)的，該開關(guān)塊和開關(guān)控制器通過調(diào)制來(lái)維持所述虛擬電源 干線上的中間電壓。
16、 如權(quán)利要求1所述的集成電路，其中所述集成電路由CMOS晶 體管構(gòu)成。
17、 如權(quán)利要求15所述的集成電路，其中所述集成電路由MTCM0S 晶體管構(gòu)成。
18、 如權(quán)利要求1所述的集成電路，其中所述集成電路由絕緣裝置 上的硅構(gòu)成。
19、 如權(quán)利要求1所述的集成電路，其中所述邏輯塊包含多個(gè)邏輯 單元。
20、 如權(quán)利要求1所述的集成電路，其中所述邏輯塊是被計(jì)時(shí)的邏輯塊，其響應(yīng)于時(shí)鐘輸入信號(hào)來(lái)執(zhí)行處理操作并且當(dāng)所述時(shí)鐘輸入信號(hào) 是靜態(tài)時(shí)保持狀態(tài)信號(hào)值。
21、 如權(quán)利要求1所述的集成電路，其中所述集成電路是數(shù)據(jù)處理 集成電路，并且當(dāng)數(shù)據(jù)處理要求降低時(shí)，由所述開關(guān)控制器執(zhí)行的所述 控制用于降低所述集成電路的功率損耗。
22、 一種集成電路，其包含耦合到虛擬電源干線的開關(guān)裝置，用以將所述虛擬電源干線耦合到 具有源電壓電平的電源；耦合到所述開關(guān)塊的開關(guān)控制器裝置，用以通過所述開關(guān)裝置控制 傳導(dǎo)并因此選擇性地將所述虛擬電源干線連接到具有所述源電壓電平 的所述電源上；以及耦合到所述第二電源干線以從其中提取功率的邏輯裝置；其中所述開關(guān)控制器裝置通過所述開關(guān)裝置調(diào)制傳導(dǎo)以將所述第二電 源干線維持在中間電壓電平上。
23、 一種減少集成電路功率損耗的方法，該集成電路具有可切換地 連接到虛擬電源干線的電源，并具有從所述虛擬電源干線提取功率的邏 輯塊，所述方法包含調(diào)制所述電源和所述虛擬電源干線之間的連接以將所述邏輯塊兩 端的電壓差維持在這樣的電平上，該電平低于當(dāng)所述虛擬電源干線持續(xù) 連接到所述電源干線時(shí)。
24、 如權(quán)利要求23所述的方法，其中所述調(diào)制經(jīng)受反饋控制以將 所述電壓差維持在預(yù)定的電壓范圍內(nèi)。
25、 如權(quán)利要求24所述的方法，其中所述反饋控制控制所述調(diào)制 的占空率。
26、 如權(quán)利要求23所述的方法，其中當(dāng)所述邏輯塊未^^皮激活并且所述電壓差導(dǎo)致大于所述邏輯塊兩端 的最小保持電壓時(shí)，所述邏輯塊靜態(tài)地保持一個(gè)或多個(gè)狀態(tài)信號(hào)值；所述開關(guān)控制器調(diào)制所述連接以使所述電壓差導(dǎo)致大于所述邏輯 塊兩端的最小保持電壓，并且所述一個(gè)或多個(gè)狀態(tài)信號(hào)值被保持在所述 邏輯塊中，所述邏輯塊中的平均泄漏電流小于當(dāng)所述第二電源干線持續(xù) 地連接到所述電源干線時(shí)。
27、 如權(quán)利要求23所述的方法，其中所述連接通過管座塊連接到供電電壓干線，并且所述虛擬電源干線是虛擬供電電壓干線。
28、 如權(quán)利要求23所述的方法，其中所述連接通過底座塊連接到 接地電壓干線，并且所述虛擬電源干線是虛擬接地電壓干線。
29、 如權(quán)利要求23所述的方法，其中所述連接通過當(dāng)切換到導(dǎo)通 狀態(tài)時(shí)具有高傳導(dǎo)性的強(qiáng)晶體管和當(dāng)切換到導(dǎo)通狀態(tài)時(shí)具有低傳導(dǎo)性 的弱晶體管實(shí)現(xiàn)。
30 如權(quán)利要求29所述的方法，其中，當(dāng)所述強(qiáng)晶體管被保持在基 本上上非導(dǎo)通的狀態(tài)時(shí)，所述調(diào)制通過所述弱晶體管調(diào)制傳導(dǎo)以維持所 述電壓差。
31、 如權(quán)利要求24所述的方法，其中所述反饋控制具有滯后特征 從而使得所述電壓差在所述預(yù)定范圍內(nèi)遵循周期性變化。
32、 如權(quán)利要求24所述的方法，其中所述反饋控制具有滯后特征 從而使得當(dāng)所述電壓差高于預(yù)定最大值時(shí)，斷開所述連接；并且 當(dāng)所述電壓差低于預(yù)定最小值時(shí)，實(shí)現(xiàn)所述連接。
33、 如權(quán)利要求24所述的方法，其中所述預(yù)定的電壓范圍具有由 一個(gè)或多個(gè)信號(hào)定義的端點(diǎn)，該一個(gè)或多個(gè)信號(hào)在控制所述連接的開關(guān) 控制器中生成。
34、 如權(quán)利要求23所述的方法，其中所述集成電路包含多個(gè)開關(guān) 塊，其中每一個(gè)開關(guān)塊都具有相關(guān)的開關(guān)控制器。
35、 如權(quán)利要求23所述的方法，其中所述開關(guān)塊的子集以及相關(guān) 的開關(guān)控制器用于通過所述調(diào)制來(lái)維持所述電壓差。
36、 如權(quán)利要求34所述的方法，其中每個(gè)開關(guān)塊和開關(guān)控制器都 是自調(diào)節(jié)的，其中所述開關(guān)塊和開關(guān)控制器通過所述調(diào)制來(lái)維持所述電 壓差。
37、 如權(quán)利要求23所述的方法，其中所述集成電路由CMOS晶體管 構(gòu)成。
38、 如權(quán)利要求37所述的方法，其中所述集成電路由MTCM0S晶體 管構(gòu)成。
39、 如權(quán)利要求23所述的方法，其中所述集成電路由絕緣裝置上 的硅構(gòu)成。
40、 如權(quán)利要求23所述的方法，其中所述邏輯塊包含多個(gè)邏輯單元。
41、 如權(quán)利要求23所述的方法，其中所述邏輯塊是被計(jì)時(shí)的邏輯 塊，其響應(yīng)于時(shí)鐘輸入信號(hào)來(lái)執(zhí)行處理操作并且當(dāng)所述時(shí)鐘輸入信號(hào)是靜態(tài)時(shí)保持狀態(tài)信號(hào)值。
42、 如權(quán)利要求23所述的方法，其中所述集成電路是數(shù)據(jù)處理集 成電路，并且當(dāng)數(shù)據(jù)處理要求降低時(shí)，所述方法用于降低所述集成電路 的功率損耗。
全文摘要
本發(fā)明關(guān)于集成電路中虛擬電源干線的調(diào)制。該集成電路2具有從虛擬供電干線8、10中提取功率的邏輯塊16虛擬供電干線8，其通過開關(guān)塊12、14連接到主供電干線4、6。開關(guān)塊12、14經(jīng)受調(diào)節(jié)以將虛擬供電干線8、10維持在中間電壓電平，以給邏輯塊16施加降低的電壓差。中間電壓電平用于狀態(tài)保持模式，其中施加給邏輯塊16的時(shí)鐘信號(hào)clk被停止，并通過利用降低的虛擬電源干線派生電壓差維持狀態(tài)信號(hào)值。需要恢復(fù)處理時(shí)，將開關(guān)塊12、14置于完全導(dǎo)通的狀態(tài)來(lái)恢復(fù)完全虛擬干線電壓，然后重新啟動(dòng)時(shí)鐘。當(dāng)從正常的電源干線(Vdd和gnd)中提取它們自己的功率時(shí)，開關(guān)塊12、14被控制器18調(diào)節(jié)，控制器18采用基于被感測(cè)的虛擬干線電壓(VVdd和Vgnd)的反饋控制。
文檔編號(hào)H03K19/0948GK101304249SQ200810092818
公開日2008年11月12日 申請(qǐng)日期2008年5月4日 優(yōu)先權(quán)日2007年5月3日
發(fā)明者D·W·弗林, R·C·艾特肯, S·S·伊岡吉 申請(qǐng)人:Arm有限公司