專利名稱：低密度奇偶校驗卷積碼編碼器和低密度奇偶校驗卷積碼解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及LDPC-CC(Low-Density Parity-Check Convolutional Code,低 密度奇偶校驗巻積碼)編碼器、發(fā)送裝置和LDPC-CC解碼器，特別涉及利用 LDPC-CC編碼進行糾錯編碼的LDPC-CC編碼器和LDPC-CC解碼器。
背景技術(shù)：
近年來，作為以能夠?qū)崿F(xiàn)的電路規(guī)模發(fā)揮較高的糾錯能力的糾錯碼，低 密度奇偶校驗(LDPC: Low-Density Parity-Check)碼備受矚目。由于其較高的 糾錯能力以及安裝的簡便性，在正EE802.nn的高速無線LAN(Local Area Networks,局域網(wǎng))系統(tǒng)或數(shù)字播放系統(tǒng)等的糾錯編碼方式中采用了 LDPC碼。
LDPC碼為以低密度的(矩陣中包含的1的元素數(shù)遠少于O的元素數(shù))奇偶 校驗矩陣定義的糾錯碼。LDPC碼為具有與校驗矩陣的列數(shù)N相等的塊長度 的塊碼(block code)。
但是，當前的許多通信系統(tǒng)具有以下特征，即如以太網(wǎng)(Ethemet)(注冊商 標)那樣，基于可變長度的分組或幀進行通信。在將塊碼即LDPC碼適用于這 樣的系統(tǒng)時，例如產(chǎn)生以下問題，即如何使固定長度的LDPC碼的塊(block) 對應于可變長度的以太網(wǎng)(注冊商標)的幀。在采用了 LDPC碼的無線LAN的 標準即IEEE802.11n中，將填充(padding)或刪截(puncture)等適用于發(fā)送信息 序列，調(diào)節(jié)發(fā)送信息序列的長度和LDPC碼的塊長度。但是，存在以下問題， 即因填充和刪截而產(chǎn)生編碼率的變化或者需要發(fā)送冗余的序列。
相對于這樣的塊碼的LDPC碼(以下，記為"LDPC-BC: Low-Density Parity-Check Block Code")，正在研究能夠?qū)θ我忾L度的信息序列進行編碼和 解碼的LDPC-CC(參照非專利文獻1)。
LDPC-CC為以低密度的奇偶校驗矩陣定義的巻積碼。
圖1表示一例編碼率R二l/2(-b/c)的LDPC-CC的奇偶校驗矩陣H[a n]T。
在LDPC-CC中，校驗矩陣H
T的元素h"(t)和h嚴)(t)取0或1 。另夕卜， 校驗矩陣H^/中包含的h，乂t)和h2^(t)以外的元素都是0。在該圖中，M表
5說明書第2/53頁
示LDPC-CC中的存儲長度，n表示發(fā)送信息序列的長度。如圖1所示， LDPC-CC的校驗矩陣具有以下特征，即僅在矩陣的對角項和其附近的元素配 置l，矩陣的左下和右上的元素是O，其是平行四邊形的矩陣。
這里，若表示編碼率R-l/2(-b/c)的例子，則在h,)(t)-l和h/)(t)-l時， 根據(jù)圖1的校驗矩陣H[酬T,通過式(1)和式(2)進行LDPC-CC的編碼。
'■=0 ,.=1 另外，Ut表示發(fā)送信息序列，V,j和V2,表示發(fā)送碼字序列。
圖2表示一例進行式(1)和式(2)的LDPC-CC編碼器的主要結(jié)構(gòu)。如圖2 所示，LDPC-CC編碼器10所采用的結(jié)構(gòu)，包括移位寄存器11-1至11-M 和移位寄存器14-1至14-M、加權(quán)乘法器12-0至12-M和加權(quán)乘法器13-0至 13-M、 mod2加法(邏輯異或運算)器15、比特數(shù)計數(shù)器16、以及加權(quán)控制單 元17。
移位寄存器11-1至11-M和移位寄存器14-1至14-M分別為保持v,，t—i和 V2,t.i(ii,…,M)的寄存器，在下一個輸入進來的定時，將所保持的值傳送到右 邊相鄰的移位寄存器，并新保持從左邊相鄰的移位寄存器傳送來的值。
加權(quán)乘法器12-0至12-M和加權(quán)乘法器13-0至13-M根據(jù)從加權(quán)控制單 元17輸出的控制信號，將加權(quán)值切換為0或1。加權(quán)控制單元17基于從比 特數(shù)計數(shù)器16輸出的計數(shù)值、以及以加權(quán)控制單元17內(nèi)保持的校驗矩陣為 基準的加權(quán)圖案，將該定時的h,閩(t)和h2一(t)的值傳送到加權(quán)乘法器12-0至 2-M和加權(quán)乘法器13-0至13-M。mod2加法器15對加權(quán)乘法器12-0至12-M 和加權(quán)乘法器13-0至13-M的輸出進行mod2加法運算，計算v2,t。比特數(shù)計 數(shù)器16對所輸入的發(fā)送信息序列的比特數(shù)進行計數(shù)。
通過采用這樣的結(jié)構(gòu)，LDPC-CC編碼器10能夠進行基于校驗矩陣的 LDPC-CC編碼。
LDPC-CC編碼器具有以下特征，即與進行生成矩陣的乘法運算的編碼器 的電路或進行基于后退代入法或前進代入法的運算的LDPC-BC編碼器相比， 能夠以非常簡單的電路來實現(xiàn)。另外，由于LDPC-CC是巻積碼，所以能夠 對任意長度的信息序列進行編碼，而無需將發(fā)送信息序列劃分為固定長度的塊來進4于編碼。
與LDPC-BC同樣地，能夠基于校驗矩陣，將Sum-product(和積)算法適 用于LDPC-CC的解碼。因此，無需使用BCJR(Bahl, Cocke, Jeinek, Raviv)算 法或維特比算法那樣的、基于最大似然序列估計的解碼算法，通過低處理延 遲，能夠完成解碼處理。另外，在非專利文獻1中，提出了活用在平行四邊 形的形上配置1的校驗矩陣的形的、管道型的解碼算法。
表示了在相等的參數(shù)即解碼器的電路規(guī)模相等的情況下，比較LDPC-CC 和LDPC-BC的解碼特性時，LDPC-CC的解碼特性較佳(參照非專利文獻1)。
在LDPC-CC中，以任意長度n結(jié)束編碼時，在接收端的解碼器中對接 收碼字序列進行解碼時，為了使Sum-product解碼中的后部的2M比特的概率 傳播與其他比特相等，需要的是對n以后的發(fā)送信息序列進行編碼所得的碼 字和編碼結(jié)束時的移位寄存器的狀態(tài)。
但是，僅對發(fā)送信息序列單純地進行編碼，編碼結(jié)束時的編碼器的移位 寄存器的狀態(tài)取決于發(fā)送信息序列，所以在接收端進行解碼時難以唯一地決 定其狀態(tài)。
在這樣的情況下，若在接收端基于接收碼字進行解碼處理，則發(fā)生以下 現(xiàn)象，即解碼后所得的接收信息序列的靠近末端的一方，尤其是后部2M比 特中差錯增加。
為了避免這樣的差錯，需要對發(fā)送信息序列進行唯一地決定編碼的結(jié)束 狀態(tài)的鄉(xiāng)冬止處理(termination)。
在IEEE802.11 a基準的巻積碼中，通過將被稱為尾部比特(tail bit)的、與 編碼器的移位寄存器相同數(shù)(六個)的0比特附加到發(fā)送信息序列的后部并進 行編碼，進行終止處理。由此，能夠在尾部比特輸入結(jié)束時，使編碼器的移 位寄存器的狀態(tài)為全零。另外，在接收端進行解碼處理時需要在輸入尾部比 特時被輸出的碼字，所以其與發(fā)送碼字 一起發(fā)送到接收端。
在LDPC-CC的情況下，如式(l)所示，為了求碼字V2,p需要以往的M 時刻的碼字v2,t.i，所以LDPC-CC編碼器中包括保持以往的M時刻的碼字V2，卜i 的移位寄存器。通過使發(fā)送信息序列的末端為長度M的全零的序列(終止)， 能夠使保持發(fā)送信息序列的寄存器為全零狀態(tài)，但存在以下問題，即僅進行
該終止處理，卻難以使保持碼字V2,t-i的移位寄存器為全零狀態(tài)。
在非專利文獻2中，提出了通過將不是全零的終止序列附加到發(fā)送信息序列的后部之后進行編碼，使編碼結(jié)束時的移位寄存器的狀態(tài)為全零的終止處理。
在非專利文獻2所提出的終止處理中，如式(3)那樣地定義發(fā)送碼字序歹'J。 式(3)為編碼率R二l/2時的例子。在式(3)中，v,x2。為對長度n的信息序列進行 巻積編碼所得的長度2n的碼字序列，x卜a為對長度L的終止序列進行編碼所 得的終止碼字序列，0, x2M為長度2M的0序列。VN10比特)的終 止序列，傳輸效率的劣化成為問題。
因此，在本實施方式中，利用校驗矩陣進行LDPC-CC編碼，所述校驗 矩陣是校驗矩陣100中改變與發(fā)送信息序列的后部M比特對應的矩陣元素的 校驗矩陣。以下，詳細地說明。
圖5表示本實施方式的校驗矩陣300。相對于圖3的校驗矩陣100，圖5
的校驗矩陣300是在用于X2j、 X2,2、 X2.3、 X2,4和X2，5的編碼的奇偶校驗式(P6、 p7、 p8、 P9和p,0)的列中，將配置在與Vh對應的行的1變更為0所得的矩陣。 具體而言，校驗矩陣300是將與校驗矩陣100的V2,n, V2,n_p V2,n-2, V2,n—3和V2,n-4 對應的行中最右側(cè)的1變更為0所得的矩陣。另外，校驗矩陣300的V2，n-s之 前的發(fā)送碼字比特的行與校驗矩陣100相同。
在校驗矩陣300中，與V2,n、 V2,w、 V2,n_2、 V2,n_3和V2，n_4對應的行中的最右 側(cè)為0，所以在使用了該校驗矩陣300的情況下，對Xy、 X2,2、 X2，3、 X2，4和X2,s 進行編碼時僅需要發(fā)送信息序列V,，t(^Ut)和Xb,而無需V2,t的值。因此，無需 如以往那樣地使V,，t和V2,t雙方的移位寄存器為全零狀態(tài)，僅使V,，t的移位寄 存器為全零狀態(tài)即可。為了使V,，t的移位寄存器為全零狀態(tài)，如以往那樣，將 X,，,、 XU、 X,,3、 X,，4和X,，5全部作為0而輸入到編碼器即可。
另外，只要在發(fā)送端和接收端預先決定將X,，,至X,，5全部作為0,則無需 將Xu至XL5實際發(fā)送到接收機，僅發(fā)送通過編碼所得的X2,m即可。此時，在
接收機中，將與x,，m對應的比特的對數(shù)似然比(LLR: Log-Likelihood Ratio)解
碼為OO(無限大)。
由此，能夠?qū)l(fā)送的終止序列從以往的2L比特至少削減到M比特。
例如，在使用校驗矩陣300時，只要發(fā)送3比特即X2J、 X2,2和X2,3，就 能夠在接收端獲得與V,，t和V2,t有關(guān)的所有的奇偶校驗式所需的碼字比特。相
對于此，在使用校驗矩陣100時，需要發(fā)送10比特的終止序列即xu至Xl,5
和Xy至X2，5。也就是說，在使用校驗矩陣300時，能夠?qū)⒔K止序列的發(fā)送量削減到使用校驗矩陣100時的三成。
接著，參照


使用圖5的校驗矩陣300進行LDPC-CC編碼的
LDPC-CC編碼器的結(jié)構(gòu)。
圖6是表示本實施方式的LDPC-CC編碼器的主要結(jié)構(gòu)的方框圖。
在圖6中，LDPC-CC編碼器400所采用的結(jié)構(gòu)，包括移位寄存器410-1
至410-M和440-1至440-M、加4又乘法器420-0至420-M和430-0至430-M、
mod2加法(邏輯異或運算)器450、比特數(shù)計數(shù)器460、加權(quán)控制單元470、以
及刪截單元480。
移位寄存器410-1至410-M和440-1至440-M分別為保持vu.i和 V2,t-i(i-0，…,M)的寄存器，在下一個輸入進來的定時，將所保持的值傳送到右 邊相鄰的移位寄存器，并新保持從左邊相鄰的移位寄存器傳送來的值。另夕卜， n表示發(fā)送信息序列ut的發(fā)送信息序列長度。
加權(quán)乘法器420-0至420-M和430-0至430-M根據(jù)從加權(quán)控制單元470 輸出的控制信號，將加權(quán)值切換為0或1。
mod2加法器450對加權(quán)乘法器420-0至420-M和430-0至430-M的輸 出-進4亍mod2力口 ';去運算，i十算vZl 。
比特數(shù)計數(shù)器460對所輸入的發(fā)送信息序列和終止序列的比特數(shù)進行計 數(shù)，并將計數(shù)出的比特數(shù)輸出到加權(quán)控制單元470。
加權(quán)控制單元470基于從比特數(shù)計數(shù)器460輸出的計數(shù)出的比特數(shù)、發(fā) 送信息序列長度n、以及以加權(quán)控制單元470內(nèi)保持的校驗矩陣300為基準 的加權(quán)圖案，將該定時的校驗矩陣元素h/1t)和h2^(t)的值傳送到加權(quán)乘法 器420-0至420-M和430-0至430-M。
圖7表示加權(quán)控制單元470的結(jié)構(gòu)圖。加權(quán)控制單元470由選擇器471 和474、加權(quán)圖案存儲單元472、以及加權(quán)圖案存儲單元473構(gòu)成。
選擇器471輸入計數(shù)出的比特數(shù)和發(fā)送信息序列長度n，在計數(shù)出的比 特數(shù)^發(fā)送信息序列長度n時，將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元 472。另一方面，計數(shù)出的比特數(shù)〉發(fā)送信息序列長度n時，選擇器471將計 數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元473。
加權(quán)圖案存儲單元472保持加權(quán)圖案475所示的加權(quán)圖案，隨著計數(shù)出 的比特數(shù)的增加，將ha,、 ha2、 h"和ha4周期性地輸出到選擇器474。另外， 加權(quán)圖案475為校驗矩陣100的矩陣元素h/叫(t)和h2(m)(t)(m=0,...,M)。
14說明書第ll/53頁
加權(quán)圖案存儲單元473保持加權(quán)圖案476所示的加權(quán)圖案，隨著計數(shù)出的比特數(shù)的增加，將hb。 hb2、 hb3和hb4周期性地輸出到選擇器474。另外，加權(quán)圖案476為變形校驗矩陣100的元素所得的一交驗矩陣300的矩陣元素h/m)(t)和h2(m)(t)(n^0,…,M)。
選擇器474將從加權(quán)圖案存儲單元472輸入的矩陣元素hal、 ha2、 ha3和ha4，或者從加權(quán)圖案存儲單元473輸入的矩陣元素hw、 hb2、 hb3和hb4輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
也就是說，選擇器474與選擇器471聯(lián)動，根據(jù)計數(shù)出的比特數(shù)和發(fā)送信息序列長度的比較結(jié)果，在輸入比特為發(fā)送信息序列時，將以加權(quán)圖案存儲單元472所存儲的校驗矩陣100為基準的加權(quán)圖案475的矩陣元素，輸出到加^又乘法器420-0至420-M和430-0至430-M。另一方面，在輸入比特為終止序列時，選擇器474將加權(quán)圖案存儲單元473所存儲的、以變形校驗矩陣100所得的校驗矩陣300為基準的加權(quán)圖案476的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
刪截單元480從發(fā)送碼字序列V,,,至vu和x,，,至xliL中，對終止序列XlJ至x^進行刪截。
以下，說明如上構(gòu)成的LDPC-CC編碼器400的動作。
將發(fā)送信息序列u,至u,，和終止序列X,j至x,上依序輸出到移位寄存器410-1、加權(quán)乘法器420-0、以及比特數(shù)計數(shù)器460,并且將發(fā)送信息序列ut輸出到刪截單元480作為發(fā)送碼字序列v,,t。
在比特數(shù)計數(shù)器460中，對所輸入的發(fā)送信息序列u,至Un和終止序列xu至xu的比特數(shù)進行計數(shù)，并將所獲得的計數(shù)出的比特數(shù)輸出到加權(quán)控制單元470。
在加權(quán)控制單元470中，根據(jù)計數(shù)出的比特數(shù)和發(fā)送信息序列長度n的比較結(jié)果，選擇加權(quán)圖案475或加權(quán)圖案476的任意一方，并將選擇出的加權(quán)圖案的矩陣元素輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
具體而言，在計數(shù)出的比特數(shù)^發(fā)送信息序列長度、即輸入比特為發(fā)送信息序列時，將以校驗矩陣100為基準的加權(quán)圖案475的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。加權(quán)圖案475為與在v2.n、 v^—"
V2.n.2、 V^.3和V2,n-4對應的行的最右側(cè)配置1的、用于以往的LDPC-CC編碼的圖案相同的圖案。另一方面，在計數(shù)出的比特數(shù)>發(fā)送信息序列長度、即輸入比特為終止序
列時，將以變形校驗矩陣100所得的校驗矩陣300為基準的加權(quán)圖案476的校驗矩陣，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。相對于加
權(quán)圖案475，加權(quán)圖案476是將V2，n、 V2，n-,、 V2,n.2、 V2,n.3和V2,n.4對應的行中最
右側(cè)的1變更為0的圖案。也就是說，在圖7中，加權(quán)圖案476是校驗矩陣的行的最右側(cè)的h嚴為0的圖案。在校驗矩陣IOO的例子中,由于h2("至W4)
為0,所以通過使用加權(quán)圖案476，在輸入終止序列時，與V^、 Vm." V2,n-2、V2.n-3和V2,l>4相乘的力口權(quán)值為0'在對X2,! 、 X2，2 、 X2,3 、 X2,4和X2，5進行編碼時'不使用V2.n、 V2,w、 V2,n-2、 V2,，-3和V2.n.4。其結(jié)果，在進行終止處理時，無需使
與V2,t有關(guān)的移位寄存器440-0至440-M為0,無需用于4吏V2,t為0的冗余比特。
另夕卜，在刪截單元480中，從發(fā)送碼字序列至V,，n和X,j至X,，l中，對終止序列Xu至X,山進行刪截。由此，與以往的方式相比，能夠削減發(fā)送終止序列所造成的傳輸效率的劣化。
如上所述，在本實施方式中，LDPC-CC編碼器400包括多個移位寄存器410-1至410-M和440-1至440-M;多個加權(quán)乘法器420-0至420-M,將移位寄存器410-1至410-M和440-1至440-M的輸出乘以權(quán)重(weight); mod2加法器450,對加權(quán)乘法器420-0至420-M的輸出進行mod2加法運算；比特數(shù)計數(shù)器460,對要編碼的輸入比特的比特數(shù)進行計數(shù)；以及加權(quán)控制單元470，根據(jù)輸入比特的比特數(shù)，控制加權(quán)乘法器420-0至420-M的權(quán)重。由此，能夠進行利用了 LDPC-CC校驗矩陣的LDPC-CC編碼。
另外，加權(quán)控制單元470存儲以LDPC-CC校驗矩陣100為基準的加權(quán)圖案475以及以變形LDPC-CC校驗矩陣100所得的校驗矩陣300為基準的加權(quán)圖案476，在輸入比特是信息序列時，使用加權(quán)圖案475，在輸入比特是終止序列時，使用加權(quán)圖案476。由此，在輸入發(fā)送信息序列Ut時，能夠使用加權(quán)圖案475來取得發(fā)送碼字序列v,，t和v2,P在輸入終止序列x,，m時，能夠使用使與V2,t相乘的加權(quán)值設為0的加權(quán)圖案476來取得發(fā)送碼字序列Vl,t和V2t，所以能夠削減發(fā)送的終止序列。
另外，通過設置刪截單元480,能夠抑制發(fā)送終止序列所造成的傳輸效率的下降，所述刪截單元480對為了終止處理而發(fā)送的、在發(fā)送端和接收端已知的零序列(x,」至x,上)進行刪截。另外，相對于在非專利文獻2所公開的終止處理方法中，為了求終止序
列xn，需要其他電路(參照非專利文獻3),在本實施方式中，能夠完成包含終止處理的編碼處理而無需這樣的特別的電路。(變形例)
圖8表示本實施方式的校驗矩陣的另一個例子。圖8的校驗矩陣500為
如下矩陣，即在與用于X2" X22、 X23、 X2,4和X2,5的編碼的奇偶校驗式(P6、 p7、p8、 p9和Pio)對應的列中，將配置在與V2,t對應的行的最右側(cè)的1變更為0,而且在與V2,n、 V&.p V2，,>2、 V2,n-3和V2,1>4對應的4亍中，在用于X2j、 X2,2、 X2.3 、X2yl和&.5的編碼的奇偶校驗式&6、 p7、 p8、 P9和P,q)以外的列新配置了 1。其成為如圖8的箭頭所示，將配置1的位置移動到用于X2J、 X2,2、 X2,3、 Xw和X2 5的編碼的奇偶校驗式(P6、 p7、 p8、 p9和p,o)以外的列的形狀。
由此，除了與校驗矩陣300相同的效果、即能夠?qū)l(fā)送的終止序列至少
減少一半，也就是從以往的2L比特減少到L比特以外，在校驗矩陣500中，在移動了配置1的位置的行中，因為行方向上的1的數(shù)(行權(quán)重)不變，所以能夠維持通過Sum-product解碼中的重復碼的解碼處理所得的編碼增益。
另外，在圖8的校驗矩陣500中，表示在每行使1向左移動的數(shù)為不同數(shù)的情況的例子，但本發(fā)明并不限于此，也可以在每行使l向左移動相同數(shù)。與在每行向左移動的數(shù)為不同數(shù)的情況相比，在每行向左移動的數(shù)相等的情況下，加權(quán)控制單元470保持的加權(quán)圖案的種類較少即可。
另外，即使移動與X2" X2,2、 X2,3、 X2,4和X2,5的編碼有關(guān)的全部的1,或者僅移動一部分的行的1并僅將其他的行的1變更為0等，也能夠獲得本發(fā)明的效果即通過削減終止序列量而抑制傳輸效率的劣化。
(實施方式2)
在本實施方式中，說明校驗矩陣、以及基于該校驗矩陣的LDPC-CC編碼器的結(jié)構(gòu)，所述校驗矩陣是為了減少LDPC-CC中的終止序列數(shù)，設計為在越靠近發(fā)送信息序列的后部，LDPC-CC編碼的存儲長度M越小的校驗矩陣。
圖9表示本實施方式的一例校驗矩陣。圖9的校驗矩陣600為編碼率R=b/c=l/2、發(fā)送信息序列長度n的情況的例子，校驗矩陣600與圖3的校驗矩陣100的不同之處在于，隨著發(fā)送信息序列ut的索引靠近n，編碼的存儲長度M按M^5、 4、 3的順序變小。也就是說，如圖9所示，在使用校驗矩陣600時，對發(fā)送信息序列U,至LV4以存儲長度M二5進行編碼，從而獲得發(fā)送碼字序列V,j至V》4和V2，,至V2,n.4。對發(fā)送信息序列Un-3至U^以存儲長度M二4進行編碼，從而獲得發(fā)送碼字序列V》3至V!,n-,和V2,n-3至V2，n小對發(fā)送信息序列Un和終止序列X1;1至X,，3以存儲長度M-3進行編碼，從而獲得V!，n和V2,n以及Xu至X，，3和X2，,至X2,3。
如上所述，終止序列的長度L需要滿足L^M。因此，只要在進行終止處理時，編碼器的存儲長度M較小，則能夠相應地縮短終止序列長度L。這樣，通過使用圖9所示的校驗矩陣600進行LDPC-CC編碼，能夠使
終止序列的長度比以往更短，其結(jié)果，能夠抑制發(fā)送終止序列所造成的傳輸效率的劣化。
另外，在LDPC-CC中，存在以下的特征，即存儲長度M越大，能夠獲得越大的編碼增益，并能夠獲得越良好的差錯率特性。因此，可以預測如校驗矩陣600那樣地隨著靠近發(fā)送碼字序列的后部逐漸地縮小存儲長度M,則后部的比特差錯率劣化。但是，在LDPC-CC中，存在以下的特征，即通過進行適當?shù)慕K止處理，將編碼結(jié)束時的移位寄存器的值決定為全零狀態(tài)，能夠在終止序列之后假設可以在解碼時使LLR-oo的零序列，所以解碼后的接收信息序列后部的比特差錯率特性好于其他的部分。
因此，在使用校驗矩陣600,進行隨著靠近發(fā)送碼字序列的后部逐漸地縮小存儲長度M的LDPC-CC編碼時，不產(chǎn)生解碼后的接收信息序列的后部的比特差錯率下降的問題。
接著，參照

使用圖9的校驗矩陣600進行LDPC-CC編碼的LDPC-CC編碼器的結(jié)構(gòu)。
圖IO是表示本實施方式的LDPC-CC編碼器的主要結(jié)構(gòu)的方框圖。在說明本實施方式時，對與圖6相同的結(jié)構(gòu)部分附加相同的標號，并省略其說明。圖10的LDPC-CC編碼器700的結(jié)構(gòu)為，相對于圖6的LDPC-CC編碼器400，削除刪截單元480，并包括加權(quán)控制單元710以代替加權(quán)控制單元470。
加權(quán)控制單元710基于從比特數(shù)計數(shù)器460輸出的計數(shù)出的比特數(shù)、存儲長度切換定時信息、以及以加權(quán)控制單元710內(nèi)保持的校驗矩陣600為基準的加權(quán)圖案，將該定時的矩陣元素h/，t)和W，t)的值傳送到加權(quán)乘法器420-0至420-M和430-0至430-M。這里，存儲長度切換定時信息表示切換校驗矩陣600的存儲長度M的發(fā)
送信息序列的索引。例如，在使用三種存儲長度M時，存儲長度切換定時信息取兩個值。也就是說，在使用三種存儲長度M二5、 4和3作為存儲長度時，存儲長度切換定時信息具有從M-5切換為M=4的定時信息的索引、以及從M=4切換為M=3的定時信息的索引
圖11表示使用三種存儲長度M即M=5、 4和3時的加權(quán)控制單元710的結(jié)構(gòu)例。圖11的加權(quán)控制單元710由選擇器711和715、以及加權(quán)圖案存儲單元712至714構(gòu)成。以下，將表示從存儲長度MN5切換為M=4的定時的索引設為存儲長度切換定時信息1，將表示從存儲長度M=4切換為M=3的定時的索引設為存儲長度切換定時信息2。
選擇器711輸入計數(shù)出的比特數(shù)以及存儲長度切換定時信息1和2,在計數(shù)出的比特數(shù)^存儲長度切換定時信息1時，將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元712。
另一方面，在計數(shù)出的比特數(shù)>存儲長度切換定時信息1，并且計數(shù)出的比特數(shù)S存儲長度切換定時信息2時，選擇器711將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元713。
另外，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，選擇器711將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元714。
加權(quán)圖案存儲單元712保持加權(quán)圖案716所示的加權(quán)圖案，隨著計數(shù)出
的比特數(shù)的增加，將ha!、 hc、 ha3和ha4周期性地輸出到選擇器71 5 。另外，
加權(quán)圖案716為存儲長度M-5時的LDPC-CC校驗矩陣的矩陣元素h/1t)和h2(m)(t)(m=0,...，5)。
加權(quán)圖案存儲單元713保持加權(quán)圖案717所示的加權(quán)圖案，隨著計數(shù)出的比特數(shù)的增加，將hw、 hb2和hb3周期性地輸出到選擇器715。另外，加權(quán)圖案717為存儲長度M=4時的LDPC-CC校驗矩陣的矩陣元素h,('")(t)和h2(m)(t)(nF0,…,4)以及h/5)二0和h2(5)=0。在存儲長度M=4時，hbl、 hb2和hb3的加權(quán)圖案的元素數(shù)為10,但在編碼器700中，具有12個加權(quán)乘法器420-0至420-M和430-0至430-M，以能夠?qū)鎯﹂L度M=5。因此，在加權(quán)圖案717中，h/"和h2②的加權(quán)元素在哪個圖案中也都是0。
加權(quán)圖案存儲單元714保持加權(quán)圖案718所示的加權(quán)圖案，隨著計數(shù)出
的比特數(shù)的增加，將hd、 hc2、 hc3、 hc4、 hc5、 hc6和hc7周期性地輸出到選擇器715。另夕卜，加權(quán)圖案718為存儲長度M二3時的LDPC-CC校驗矩陣的矩陣元 素h，)(t)和h2(m)(t)(n^0，…,3)以及h,(4M), h2(4)=0, h,(5L0和h2(5)=0。與M=4 的情況相同，在加權(quán)圖案718中，h,(4)、 h2(4)、 h^和h嚴的加權(quán)元素在哪個圖 案中也都是0。
選擇器715將從加權(quán)圖案存儲單元712輸入的矩陣元素hal、 ha2、 ha3和
ha4、從加權(quán)圖案存儲單元713輸入的矩陣元素hw、 hb2和hb3,或者從加權(quán)圖 案存儲單元714輸入的矩陣元素hc,、 hc2、 hc3、 hc4、 hc5、 h。6和hc7，輸出到加 權(quán)乘法器420-0至420-M和430-0至430-M。
也就是說，選擇器715與選擇器711聯(lián)動，根據(jù)計數(shù)出的比特數(shù)與存儲 長度切換定時信息1和2的比較結(jié)果，在計數(shù)出的比特數(shù)《儲長度切換定時 信息1時，將以加權(quán)圖案存儲單元712所存儲的存儲長度M-5的校驗矩陣為 基準的加權(quán)圖案716的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0 至430-M。
另一方面，在計數(shù)出的比特數(shù)〉存儲長度切換定時信息1，并且計數(shù)出的 比特數(shù)S存儲長度切換定時信息2時，選擇器715將以加權(quán)圖案存儲單元713 所存儲的存儲長度M二4的校驗矩陣為基準的加權(quán)圖案717的矩陣元素，輸出 到加權(quán)乘法器420-0至420-M和430-0至430-M。
另夕卜，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，選擇器715將以 加權(quán)圖案存儲單元714所存儲的存儲長度M=3的校驗矩陣為基準的加權(quán)圖案 718的矩陣元素，輸出到加4又乘法器420-0至420-M和430-0至430-M。
以下，說明如上構(gòu)成的LDPC-CC編碼器700的動作。
將發(fā)送信息序列u,至Un和終止序列x,，,至x,丄依序輸出到移位寄存器 410-1、加權(quán)乘法器420-0、以及比特數(shù)計數(shù)器460。
在比特數(shù)計數(shù)器460中，對所輸入的發(fā)送信息序列u,至Un和終止序列 xu至x,丄的比特數(shù)進行計數(shù)，并將所獲得的計數(shù)出的比特數(shù)輸出到加權(quán)控制 單元710。
在加權(quán)控制單元710中，根據(jù)計數(shù)出的比特數(shù)與存儲長度切換定時信息 的比較結(jié)果，選擇加權(quán)圖案716、加權(quán)圖案717和加權(quán)圖案718中的任一個， 并將選4奪出的加權(quán)圖案的矩陣元素輸出到加權(quán)乘法器420-0至420-M和430-0 至430-M。
具體而言，在計數(shù)出的比特數(shù)S存儲長度切換定時信息1時，將以存儲長
20度M=5的校驗矩陣為基準的加權(quán)圖案716的矩陣元素，輸出到加權(quán)乘法器 420-0至420-M和430-0至430-M。
在計數(shù)出的比特數(shù)>存儲長度切換定時信息1,并且計數(shù)出的比特數(shù)4 儲長度切換定時信息2時，將以存儲長度M=4的校驗矩陣為基準的加權(quán)圖案 717的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
另外，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，將以存儲長度 M=3的校驗矩陣為基準的加權(quán)圖案718的矩陣元素，輸出到加權(quán)乘法器420-0 至420-M和430-0至430-M。
由此，能夠隨著發(fā)送碼字序列靠近末端，減少用于生成發(fā)送碼字序列所 需的先前的發(fā)送碼字序列的比特數(shù)。
如上所述，根據(jù)本實施方式，加權(quán)控制單元710存儲以存儲長度不同的 LDPC-CC校驗矩陣為基準的加權(quán)圖案716、 717和718,在輸入比特為信息 序列時，對越靠近信息序列的后部，使用存儲長度越小的加權(quán)圖案。存儲長 度M越小，能夠使終止序列長度L越短，所以通過對越靠近信息序列的后部， 使用存儲長度越小的加權(quán)圖案，能夠進一步縮短終止序列長度L,從而能夠 抑制傳輸效率的劣化。
另外，在本實施方式中，以隨著靠近發(fā)送信息序列的后部，按照M二5、 4、 3的順序逐個地縮小存儲長度的情況為例進行了說明，但本發(fā)明并不限于 此，即使利用將存儲長度減少到任意的長度，或者任意地設定存儲長度的減 少量的校驗矩陣，能夠獲得本發(fā)明的效果即削減終止序列發(fā)送量而抑制傳輸 效率的劣化。
(實施方式3)
在本實施方式中，說明校驗矩陣以及基于該校驗矩陣的LDPC-CC編碼 器的結(jié)構(gòu)，所述校驗矩陣是為了減輕因減少終止序列數(shù)而在接收信息序列的 后部發(fā)生的傳輸差錯，設定為在越靠近發(fā)送信息序列的后部，LDPC-CC編碼 的編碼率越低的校驗矩陣。
圖12表示本實施方式的一例校驗矩陣。圖12的校驗矩陣800為存儲長 度M=5 、發(fā)送信息序列長度n的情況的例子，校驗矩陣800與以往的LDPC-CC 校驗矩陣的不同之處在于，隨著發(fā)送碼字序列Ut的索引增大，編碼率R按 R=l/2、 1/3、 1/4的順序依序降低。
也就是說，如圖12所示，在使用校驗矩陣800時，對發(fā)送信息序列Ui至Ui+7以編碼率1/2進行編碼，乂人而獲得發(fā)送碼字序列V!,i至V,，j+7和V2>i至V2,i+7。
對發(fā)送信息序列化+8至Uj+n以編碼率1/3進行編碼，從而獲得發(fā)送碼字序列
Vi，i+8至V,i+11、 V2,i+8i V2,i+11、以及V3,j+8至V3,i+11。對發(fā)送信息序歹'j Ui+12至Ui+15 以編碼率1/4進行編碼，從而獲得發(fā)送碼字序列V!，W2至V,W5、 V2,W2至V2，i+15、 V3,i+i2至V3，i+15、 以及V4，i+12至V4,i+15。
這樣，通過使用圖12所示的校驗矩陣800進行LDPC-CC編碼，隨著靠 近發(fā)送碼字序列的后部，能夠生成編碼率較低的LDPC-CC碼字。編碼率越 低，則糾錯能力越高，由此，即使在不發(fā)送所有終止序列時，也能夠糾正在 接收信息序列的后部發(fā)生的比特差錯。
接著，參照

使用圖12的校驗矩陣800進行LDPC-CC編碼的 LDPC-CC編碼器的結(jié)構(gòu)。
圖13是表示本實施方式的LDPC-CC編碼器的主要結(jié)構(gòu)的方框圖。
圖13的LDPC-CC編碼器900所采用的結(jié)構(gòu)，包括移位寄存器910-1-1 至910-c-M 、加權(quán)乘法器920-1 -1 -0至920-c-c-M 、 mod2加法器93 0-1至93 O-c-1 、 比特數(shù)計數(shù)器940、以及加權(quán)控制單元950。
在LDPC-CC編碼器900中，移位寄存器、加權(quán)乘法器、比特數(shù)計數(shù)器 和加權(quán)控制單元與以往以及上述的實施方式1至2的移位寄存器、加權(quán)乘法 器、比特數(shù)計數(shù)器和加權(quán)控制單元相同，所以省略其說明。
加權(quán)控制單元950基于從比特數(shù)計數(shù)器940輸出的計數(shù)出的比特數(shù)、.編 碼率切換定時信息、以及以加權(quán)控制單元950內(nèi)保持的校驗矩陣為基準的加
權(quán)圖案，將該定時的校驗矩陣元素hj，t)、 h2,2(m)(t).....hj，t)的值傳送到
加斥又乘法器920-1-1-0至920-c-c-M。
這里，編碼率切換定時信息表示切換校驗矩陣800的編碼率R的發(fā)送信 息序列的索引。例如，在使用三種編碼率R時，編碼率切換定時信息具有兩 個值。也就是說，在使用編碼率R-1/2、 1/3、 1/4時，具有從R=l/2切換為 R=l/3的定時信息的索引、以及從R二l/3切換為11=1/4的定時信息的索引。
加權(quán)控制單元950的結(jié)構(gòu)和加權(quán)圖案切換處理與加權(quán)控制單元710相同， 所以省略其i兌明。
如上所述，在本實施方式中，加權(quán)控制單元950存儲以編碼率不同的 LDPC-CC校驗矩陣為基準的多個加權(quán)圖案，在輸入比特為信息序列時，使用 越靠近信息序列的末端，編碼率越低的加權(quán)圖案。編碼率越低，則糾錯能力越高，由此，即使在削減了終止序列時，也能夠糾正在接收信息序列的后部 發(fā)生的比特差錯，并且抑制傳輸效率的劣化。 (實施方式4)
在本實施方式中，說明包括終止序列刪截單元的發(fā)送裝置，所述終止序
列刪截單元為了減少LDPC-CC中的終止序列數(shù)，在LDPC-CC編碼后對終止 序列的一部分的比特進行刪截，從而削減終止序列的量。
圖14是表示本實施方式的發(fā)送裝置的主要結(jié)構(gòu)的方框圖。圖14的發(fā)送 裝置1000所采用的結(jié)構(gòu)，包括LDPC-CC編碼單元1010、終止序列刪截單 元1020、交織單元1030、調(diào)制單元1040、控制信息生成單元1050、無線單 元1060、以及發(fā)送天線1070。
LDPC-CC編碼單元1010對4lr入序列進行LDPC-CC編碼處理，并將編 碼后的發(fā)送碼字序列輸出到終止序列刪截單元1020,所述輸入序列為終止序 列被附加到發(fā)送信息序列所得的序列。
終止序列刪截單元1020對發(fā)送碼字序列中的、終止序列進行刪截，并將 刪截后的終止序列輸出到交織單元1030。將在后面論述刪截處理。
交織單元1030對發(fā)送碼字序列進行序列的順序的重新排列處理(交織)， 并將交織后的發(fā)送碼字序列輸出到調(diào)制單元1040。
調(diào)制單元1040對交織后的發(fā)送碼字序列以PSK(Phase Shift Keying;相 移鍵控)和QAM(Quadrature Amplitude Modulation;正交振幅調(diào)制)等調(diào)制方式 進行調(diào)制，并將調(diào)制后的發(fā)送調(diào)制碼元序列輸出到無線單元1060。
控制信息生成單元1050生成用于在發(fā)送端與接收端之間發(fā)送和接收信 號所需的控制信息，并將其傳送到調(diào)制單元1040。作為控制信息，包括調(diào)制 方式或發(fā)送信息序列長度、用于時間和頻率同步的前置碼信號等。
無線單元1060對發(fā)送調(diào)制碼元序列進行D/A(Digital to Analog;數(shù)字模 擬)變換、頻率變換和RF(Radio Frequency;無線頻率)濾波處理等的無線調(diào)制 處理，生成RF發(fā)送信號，并通過發(fā)送天線1070發(fā)送該信號。
以下，主要以終止序列刪截單元1020的刪截處理為中心，說明如上構(gòu)成 的發(fā)送裝置1000的動作。另外，以下，假設LDPC-CC編碼單元1010中的 LDPC-CC編碼率為R=b/c來進行說明。
在LDPC-CC編碼單元1010中，對終止序列被附加到發(fā)送信息序列 Ul(i=l..... n)所得的輸入序列進行LDPC-CC編碼處理，從而取得發(fā)送碼字序列l(wèi)vu xk,j]。這里，k=l,...，c、 j=l,...,L, L表示終止序列的序列長度。在非 專利文獻1和非專利文獻2中記述了 LDPC-CC的編碼方法，所以省略其說 明。
在終止序列刪截單元1020中，對從LDPC-CC編碼單元1010輸出的發(fā)
送碼字序列[Vk，iXk,j]中的、相當于終止序列的Xy進行刪截處理。
圖15表示一例終止序列刪截單元1020進行的刪截。圖15表示編碼率 R=l/2(b=l、 c:2)的情況的例子，上段表示xu至x,，l，下段表示X2，,至x2,L, 各個序列按從左到右的順序依序輸入到終止序列刪截單元1020。在圖15中， 畫上斜線的比特x、j表示在終止序列刪截單元1020中被刪截的比特。如圖15 所示，在本實施方式中，終止序列刪截單元1020對終止序列的前部的比特減 少刪截的頻度，對終止序列的后部的比特增加刪截的頻度。
在LDPC-CC編碼中，越靠近終止序列的前部，越靠近發(fā)送信息序列，
所以與終止序列的前部相比，其后部對發(fā)送碼字序列Vk，i的影響較小。因此，
越靠近終止序列的后部，終止序列刪截單元1020進行刪截的比特的比例越 多，從而能夠抑制因進行刪截所造成的接收信息序列的差錯率特性的劣化， 并且削減終止序列發(fā)送量。
通過交織單元1030對刪截后的發(fā)送碼字序列進行交織，并通過調(diào)制單元 1040對交織后的發(fā)送碼字序列和控制信息進行調(diào)制。通過無線單元1060對 調(diào)制后的調(diào)制碼元序列進行無線調(diào)制處理，并通過發(fā)送天線1070發(fā)送RF發(fā) 送信號。
如上所述，在本實施方式中，發(fā)送裝置1000包括對LDPC-CC編碼后的
序列所包含的終止序列進行刪截的終止序列刪截單元1020，并且越靠近終止 序列的后部，終止序列刪截單元1020越增加要刪截的比特的比例。
對終止序列的前部的比特使用刪截的頻度較少的刪截圖案，對終止序列 的后部的比特使用刪截的頻度較多的刪截圖案，從而解碼時對發(fā)送碼字序列 Vk,i的影響較小的比特、即終止序列的后部的比特優(yōu)先地被刪截，所以能夠抑 制因進行刪截所造成的接收信息序列的差錯率特性的劣化，并且削減終止序 列發(fā)送量。
另外，終止序列刪截單元1020中的刪截圖案并不限于圖15所示的圖案， 即使利用與終止序列的前部的比特相比，對后部的比特進行刪截的頻度較多 的其他的刪截圖案，也能夠獲得本發(fā)明的效果。(實施方式5 )
在本實施方式中，說明具有以下的功能的發(fā)送裝置和接收裝置，即通過 重發(fā)一部分或全部終止序列來補償因減少發(fā)送的終止序列數(shù)所產(chǎn)生的傳輸差 錯。
圖16是表示本實施方式的發(fā)送裝置的主要結(jié)構(gòu)的方框圖。在說明本實施 方式時，對與圖14相同的結(jié)構(gòu)部分附加相同的標號，并省略其說明。圖16 的發(fā)送裝置1100采用以下的結(jié)構(gòu)，即對圖14的發(fā)送裝置1000追加了緩沖器 1110和1120、接收天線1130、響應信號檢測單元1140、重發(fā)控制單元1150、 以及發(fā)送序列選擇單元1160。
緩沖器1110存儲通過終止序列刪截單元1020進行了刪截的、刪截后的 發(fā)送碼字序列。另一方面，緩沖器1〗20存儲通過終止序列刪截單元1020進 行了刪截的刪截比特序列。
響應信號檢測單元1140從通過接收天線1130接收到的接收信號中檢測 由后述的通信對方的接收裝置1200通知的響應信號，并將^^測出的響應信號 傳送到重發(fā)控制單元1150。
重發(fā)控制單元1150基于響應信號，生成重發(fā)控制信息。具體而言，重發(fā) 控制單元1150基于響應信號，生成以下的四種類型的重發(fā)控制信息。
(0) 重發(fā)控制信息"O":無重發(fā)
(1) 重發(fā)控制信息'T，重發(fā)所有發(fā)送碼字序列
(2) 重發(fā)控制信息"2":重發(fā)刪截后的發(fā)送碼字序列
(3) 重發(fā)控制信息"3":重發(fā)刪截比特序列
另外，將在后面敘述響應信號與重發(fā)控制信息之間的對應關(guān)系。重發(fā)控 制單元1150將重發(fā)控制信息輸出到發(fā)送序列選擇單元1160和控制信息生成 單元1050。
發(fā)送序列選擇單元1160根據(jù)從重發(fā)控制單元1150輸出的重發(fā)控制信息， 選擇向交織單元1030輸出的發(fā)送碼字序列。具體而言，在重發(fā)控制信息為"O" 時，發(fā)送序列選擇單元1160將從終止序列刪截單元1020輸出的新的發(fā)送碼 字序列傳送到交織單元1030。
另夕卜，在重發(fā)控制信息為'T，時，發(fā)送序列選擇單元1160基于緩沖器1110 和緩沖器1120所存儲的序列，再現(xiàn)在終止序列刪截單元1020進行刪截之前 的發(fā)送碼字序列，并將再現(xiàn)出的發(fā)送碼字序列傳送到交織單元1030。
25另外，在重發(fā)控制信息為"2"時，發(fā)送序列選擇單元1160將緩沖器1110
所存儲的刪截后的發(fā)送碼字序列傳送到交織單元1030。
另外，在重發(fā)控制信息為"3，，時，發(fā)送序列選擇單元1160將緩沖器1120 所存儲的刪截比特序列傳送到交織單元1030作為發(fā)送碼字序列。
圖17是表示本實施方式的接收裝置的主要結(jié)構(gòu)的方框圖。圖17的接收 裝置1200所采用的結(jié)構(gòu)，包括接收天線1201、無線單元1202、正交解調(diào) 單元1203、信道變動估計單元1204、控制信息檢測單元1205、對數(shù)似然運 算單元1206、解交織單元1207、終止序列解刪截單元1208、 Sum-product解 碼單元1209、緩沖器1210、差錯檢測單元1211、響應信號生成單元1212、 以及發(fā)送天線1213。
接收天線1201接收從發(fā)送裝置1100發(fā)送的RF發(fā)送信號，并將其傳送 到無線單元1202。
無線單元1202進行RF濾波處理、頻率變換、A/D(Analog to Digital,模
擬數(shù)字)變換等的無線解調(diào)處理，并將無線解調(diào)處理后的基帶信號傳送到正交 解調(diào)單元1203。
正交解調(diào)單元1203 4全測I信道和Q信道各自的基帶信號，并將其傳送到 信道變動估計單元1204、控制信息檢測單元1205和對數(shù)似然運算單元1206。
信道變動估計單元1204利用基帶信號所包含的已知信號，估計在發(fā)送裝 置1100和接收裝置1200之間的無線傳播路徑上的信道變動。
控制信息檢測單元1205檢測基帶信號所包含的控制信息，并將檢測出的 控制信息傳送到對數(shù)似然運算單元1206。另外，控制信息;險測單元1205檢 測控制信息所包含的重發(fā)控制信息，并將檢測出的重發(fā)控制信息傳送到終止 序列解刪截單元1208和緩沖器1210。
對數(shù)似然運算單元1206利用基帶信號，求各個碼字比特的對數(shù)似然比， 并將所獲得的對數(shù)似然比傳送到解交織單元1207。
解交織單元1207利用與發(fā)送裝置1000的交織單元1030所進行的重新排 列處理相反的處理，將對數(shù)似然比的序列的順序重新排列為原來的排序，并 將重新排列后的對數(shù)似然比傳送到終止序列解刪截單元1208。
終止序列解刪截單元1208根據(jù)從控制信息檢測單元1205輸出的重發(fā)控 制信息，對從解交織單元1207輸出的對數(shù)似然比進行解刪截。將在后面敘述 解刪截處理。似然比序列進行Sum-product解碼，并將Sum-product解碼結(jié)束時的對數(shù)似然 比序列傳送到緩沖器l210。另夕卜，Sum-product解碼單元利用Sum-product 解碼結(jié)束時的對數(shù)似然比序列，通過進行硬判定來取得接收碼字序列，并將 所獲得的接收碼字序列傳送到差4普;險測單元1211。
差錯檢測單元1211對從Sum-product解碼單元1209輸出的接收碼字序 列，利用LDPC-CC校驗矩陣進行奇偶校驗，檢測差錯。另外，差錯檢測單 元1211對每個組進行差錯檢測，所述組是以各個存儲長度M分割發(fā)送信息 序列長度n所得的組。將在后面敘述每個組的差錯檢測處理。
差錯檢測的結(jié)果，在未檢測出差錯時，差錯檢測單元1211僅輸出接收碼 字序列中的接收信息序列作為接收序列。
響應信號生成單元1212根據(jù)從差錯檢測單元1211輸出的差錯檢測信息， 生成響應信號。例如，在差錯檢測信息表示"無差錯"時，為了將正確接收到 的事實通知給發(fā)送裝置1100,響應信號生成單元1212生成ACK信號。
另一方面，在差錯檢測信息表示"有差錯"時，為了將未正確接收的事實 通知給發(fā)送裝置1100,響應信號生成單元1212生成NACK信號。
另外，根據(jù)每個組的差錯檢測的結(jié)果，在整個接收碼字序列中發(fā)生差錯 時，或者僅在接收碼字序列的前部或中央附近的組中發(fā)生差錯時，響應信號 生成單元1212生成NACK: type-I或NACK: type-II,所述NACK: type-I 用于請求重發(fā)整個發(fā)送碼字序列，所述NACK: type-II用于請求重發(fā)終止序 列刪截后的發(fā)送碼字序列。另外，僅在接收碼字序列的后部的組中發(fā)生差錯 時，響應信號生成單元1212生成NACK: type-III，所述NACK: type-III用 于僅請求重發(fā)通過終止序列刪截單元1020進行了刪截的比特序列。
發(fā)送天線1213將>^人響應信號生成單元1212輸出的ACK或NACK信號 發(fā)送到發(fā)送裝置1100。
以下，主要以重發(fā)和解碼處理為中心，說明如上構(gòu)成的發(fā)送裝置1100 和接收裝置1200的動作。
通過接收裝置1200的接收天線1201接收從發(fā)送裝置1100發(fā)送的RF發(fā) 送信號，并通過無線單元1202對該信號進行無線解調(diào)處理。通過正交解調(diào)單 元1203將無線解調(diào)處理后的信號解調(diào)為基帶信號。
在控制信息檢測單元1205中，檢測基帶信號所包含的控制信息。另夕卜，
27在控制信息檢測單元1205中，檢測控制信息所包含的重發(fā)控制信息。
在對數(shù)似然運算單元1206中，根據(jù)基帶信號，求所發(fā)送的各個碼字比特
的對數(shù)似然比，在解交織單元1207中，利用與發(fā)送裝置1100的交織單元1030
所進行的重新排列處理相反的處理，重新排列對數(shù)似然比的序列的順序。
在終止序列解刪截單元1208中，根據(jù)從控制信息檢測單元1205輸出的
重發(fā)控制信息的種類，將對數(shù)似然比進行解刪截。 C0)重發(fā)控制信息"0"時
終止序列解刪截單元1208在相當于由終止序列刪截單元1020刪截了的 比特的位置的位置上插入LLR=0,生成(解刪截)對數(shù)似然比序列。終止序列 解刪截單元1208將解刪截后的對數(shù)似然比序列傳送到Sum-product解碼單元 1209。與后述的重發(fā)控制信息"1"至"3"的情況不同，在重發(fā)控制信息為"0"時， 終止序列解刪截單元1208不使用緩沖器1210所存儲的對數(shù)似然比序列而將 對數(shù)似然比序列進行解刪截。
(1) 重發(fā)控制信息"l"時
緩沖器1210將所存儲的先前的對數(shù)似然比序列傳送到終止序列解刪截 單元1208。終止序列解刪截單元1208合成從解交織單元1207輸出的對數(shù)似 然比序列和從緩沖器1210輸出的對數(shù)似然比序列后，將合成后的對數(shù)似然比 序列傳送到Sum-product解碼單元^09。
(2) 重發(fā)控制信息"2"時
緩沖器1210將所存儲的先前的對數(shù)似然比序列傳送到終止序列解刪截 單元1208。與重發(fā)控制信息為"O"的情況相同，終止序列解刪截單元1208對 從解交織單元1207輸出的對數(shù)似然比序列進行解刪截，合成解刪截后的對數(shù) 似然比序列和從緩沖器1210輸出的對數(shù)似然比序列后，將合成后的對數(shù)似然 比序列傳送到Sum-product解碼單元1209。
(3) 重發(fā)控制信息"3"時
緩沖器1210將所存儲的先前的對數(shù)似然比序列傳送到終止序列解刪截 單元1208。終止序列解刪截單元1208將從緩沖器1210輸出的對數(shù)似然比序 列中的、相當于由終止序列刪截單元1020刪截了的比特位置的位置上的 I丄R,插入從解交織單元1207輸出的對數(shù)似然比序列，生成(解刪截)對數(shù)似 然比序列。終止序列解刪截單元1208將解刪截后的對數(shù)似然比序列傳送到 Sum-product解碼單元1209。似然比序列，進行Sum-product解碼。Sum-product解碼單元1209將 Sum-product解碼結(jié)束時的對數(shù)似然比序列傳送到緩沖器1210。另外， Sum-product解碼單元1209將對Sum-product解碼結(jié)束時的對數(shù)似然比序列進 行硬判定所得的接收碼字序列，傳送到差錯檢測單元1211。
差錯檢測單元1211對從Sum-product解碼單元1209輸出的接收碼字序 列，利用LDPC-CC校驗矩陣進行奇偶校驗，從而進行差錯檢測。另外，根 據(jù)接收碼字序列是否滿足式(6),進行LDPC-CC奇偶校驗。
W(,) + Vl《(0 +…+ v,一,"、 /《(0 二 0 . .(6)
利用式(6)進行LDPC-CC奇偶校驗，由此差錯檢測單元1211能夠?qū)γ總€ 組進行差錯檢測，所述組是以各個存儲長度M分割發(fā)送信息序列長度n所得 的組。因此，通過比較每個組的差錯檢測結(jié)果，能夠檢測在接收碼字序列中 的哪些位置差錯較多。
這樣，在LDPC-CC奇偶校驗中，可知檢測出差錯的位置，所以基于檢 測出差錯的位置，能夠識別該差錯是否是因?qū)K止序列進行刪截而發(fā)生的差 錯。因此，在該差錯是因?qū)K止序列進行刪截而發(fā)生的差錯時，在后述的響 應信號生成單元1212中，生成表示僅請求重發(fā)被刪截的比特的響應信號 (NACK: Type-Ill),從而能夠抑制因重發(fā)所造成的傳輸效率的下降。
差錯纟全測單元1211將每個組的奇偶校驗結(jié)果輸出到響應信號生成單元 1212作為差錯檢測信息。另外，作為差錯檢測信息的例子，能夠使用矢量 l<:=lc1,c2,...，e.l-1,e.l]。這里，J是進行了差錯檢測的組數(shù)，在第i組(i二l,...，J)中滿 足奇偶校驗并且未檢測出差錯時為ej=0，而在檢測出差錯時為e尸l。
響應信號生成單元1212根據(jù)從差錯檢測單元1211輸出的差錯檢測信息， 生成響應信號。具體而言，在矢量E為全零矢量時，判定為未^^測出差錯， 響應信號生成單元1212生成ACK信號。另外，在矢量E包含一個以上的取 1的值的元素時，判定為4企測出差4晉，響應信號生成單元1212生成NACK信
另外，響應信號生成單元1212根據(jù)矢量E的元素為1的位置，能夠以 組為單位估計接收碼字序列的哪部分發(fā)生差錯。在整個接收碼字序列中發(fā)生 差錯時，或者僅在接收碼字序列的前部或中央附近的組中發(fā)生差錯時，響應信號生成單元1212生成NACK: type-I或NACK: type-II，所述NACK: type-I 用于請求重發(fā)所有發(fā)送碼字序列，所述NACK: type-II用于請求重發(fā)終止序 列刪截后的發(fā)送碼字序列。另外，僅在接收碼字序列的后部的組中發(fā)生差錯 時，響應信號生成單元1212生成NACK: type-Ill,所述NACK: type-Ill用
于僅請求重發(fā)通過終止序列刪截單元1020進行了刪截的比特。
從響應信號生成單元1212輸出的ACK或NACK信號通過發(fā)送天線1213 發(fā)送到發(fā)送裝置1100。
在發(fā)送裝置1100的LDPC-CC編碼單元1010中，對發(fā)送信息序列 u,(i二，…,n)進行包含終止處理的LDPC-CC編碼處理，從而取得發(fā)送碼字序列 |vk.i xk.i]。在終止序列刪截單元1020中，對從LDPC-CC編碼單元1010輸出 的發(fā)送碼字序列^^^^]中的、相當于終止序列的Xy進行刪截處理。
刪截后的發(fā)送碼字序列^L輸出到緩沖器1110和發(fā)送序列選擇單元1160。 另外，進行了刪截的刪截比特序列被輸出到緩沖器1120。
在響應信號檢測單元1140中，從通過接收天線1130接收到的接收信號 中，檢測從接收裝置1200發(fā)送的響應信號，在重發(fā)控制單元1150中，根據(jù) 響應信號，如下生成重發(fā)控制信息。
(1) 在響應信號為ACK時，生成重發(fā)控制信息"O"。
(2) 在響應信號為NACK: type-I時，生成重發(fā)控制信息"l"。
(3) 在響應信號為NACK: type-II時，生成重發(fā)控制信息"2"。
(4) 在響應信號為NACK: type-III時，生成重發(fā)控制信息"3"。 在發(fā)送序列選擇單元1160中，基于從重發(fā)控制單元1150輸出的重發(fā)控
制信息，選擇發(fā)送碼字序列。
具體而言，在重發(fā)控制信息為"O，，時，選擇從終止序列刪截單元1020輸 出的新的發(fā)送碼字序列。另外，在重發(fā)控制信息為"l"時，選擇對終止序列進 行刪截之前的發(fā)送碼字序列。另夕卜，在重發(fā)控制信息為"2，，時，選擇緩沖器1110 所存儲的刪截后的發(fā)送碼字序列。另外，在重發(fā)控制信息為"3"時，選擇緩沖 器1120所存儲的刪截比特序列作為發(fā)送碼字序列。
由此，在通過接收裝置1200的差錯檢測單元1211檢測出差錯時，僅重 發(fā)該差錯所涉及的序列，所以能夠抑制因重發(fā)所造成的傳輸效率的下降。
通過交織單元1030對選擇出的發(fā)送碼字序列進行交織，并通過調(diào)制單元 1040對交織后的發(fā)送碼字序列和控制信息進行調(diào)制。另外，控制信息包含重發(fā)控制信息，以使接收裝置1200能夠判別哪些信號纟皮發(fā)送。
如上所述，根據(jù)本實施方式，發(fā)送裝置1100包括用于存儲由終止序列刪
截單元1020進行了刪截的終止序列的緩沖器1120,并在通信對方的接收裝 置1200通知重發(fā)請求時，發(fā)送緩沖器1120所存儲的終止序列。在LDPC-CC 奇偶校驗中，可知檢測出差錯的位置，所以基于檢測出差錯的位置，能夠識 別該差錯是否是因?qū)K止序列進行刪截而發(fā)生的差錯。因此，在該差錯是因 對終止序列進行刪截而發(fā)生的差錯時，通過僅重發(fā)由終止序列刪截單元1020 刪截了的比特，能夠抑制因重發(fā)所造成的傳輸效率的下降。
另外，在本實施方式中，以利用圖15所示的刪截圖案的發(fā)送裝置為例進 行了說明，但本發(fā)明并不限于此，即使利用了其他的任意的刪截圖案時，也 能夠獲得本實施方式中已說明的效果。
初次發(fā)送時，發(fā)送裝置IIOO也可以完全不發(fā)送終止序列。由此，能夠避免因 發(fā)送終止序列所造成的傳輸效率的下降。此時，若從接收裝置1200發(fā)送來 NACK: type-III,則發(fā)送在初次發(fā)送時未發(fā)送的終止序列，從而能夠獲得本 實施方式中已說明的效果。
另外，在本實施方式中，使用重發(fā)控制信息"0"至"3"或?qū)CK、 NACK: type-I至type-m作為響應信號的例子進行了說明，但本發(fā)明并不限于此，即 使利用其他的方法，也能夠獲得本發(fā)明的效果，所述其他的方法是能夠判別 比特差錯是否是因?qū)K止序列進行了刪截所產(chǎn)生的比特差錯，并傳輸能夠?qū)?該事實通知給發(fā)送裝置1100的響應信號的方法。
另外，在本實施方式中，說明了在重發(fā)控制信息為"r或"2"時，發(fā)送裝
置1100重發(fā)緩沖器1110和緩沖器1120所存儲的發(fā)送碼字序列的情況，但也 可以再次通過LDPC-CC編碼單元1010對重發(fā)序列進行編碼而發(fā)送。圖18 表示此時的發(fā)送裝置的結(jié)構(gòu)圖。另外，在說明圖18的發(fā)送裝置時，對與圖 16相同的結(jié)構(gòu)部分附加相同的標號，并省略其i^明。
圖18的發(fā)送裝置1300所采用的結(jié)構(gòu)為，相對于圖16的發(fā)送裝置1100, 追加了緩沖器1310和LDPC-CC編碼單元1320以代替緩沖器1110和 LDPC-CC編碼單元1010。
緩沖器1310存儲發(fā)送信息序列。另外，在從重發(fā)控制單元1150輸出重 發(fā)控制信息"O"時，緩沖器1310清除所存儲的發(fā)送信息序列，存儲新的發(fā)送信息序列，并且將新的發(fā)送信息序列傳送到LDPC-CC編碼單元1320。另夕卜， 在重發(fā)控制信息為"1"或"2"時，緩沖器1310將所存儲的發(fā)送信息序列傳送到 LDPC-CC編碼單元1320。另外，在重發(fā)控制信息為"3，，時，緩沖器1310直接 存儲所存儲的發(fā)送信息序列。
LDPC-CC編碼單元1320對發(fā)送信息序列以任意的編碼率進行LDPC-CC 編碼。這里，LDPC-CC編碼單元1320也可以在初次發(fā)送時和重發(fā)時利用不 同的編碼率進行LDPC-CC編碼。由此，在從接收裝置1200發(fā)送來重發(fā)控制 信息為"1"或"2"的重發(fā)請求時，能夠在重發(fā)時，對相同的發(fā)送信息序列以糾 錯能力較高的、不同的編碼率進行LDPC-CC編碼。
另外，在重發(fā)控制信息為"O"的情況下，將所存儲的發(fā)送信息序列更新為 新的發(fā)送信息序列時，緩沖器1310也可以重新排列新的發(fā)送信息序列的順序 而存儲。在LDPC-CC中，對終止序列進行了刪截時所發(fā)生的差錯集中在發(fā) 送信息序列的后部的比特。因此，通過緩沖器1310重新排列發(fā)送信息序列的 頎序而存儲，在重發(fā)時，與初次發(fā)送時的發(fā)送信息比特不同的發(fā)送信息比特 位于發(fā)送信息序列的后部，從而能夠減少在重發(fā)時發(fā)生比特差錯的概率。作 為重新排列發(fā)送信息序列的順序的方法，例如存在從發(fā)送信息序列的后部開 始依序重新排列等方法。由此，使初次發(fā)送時在發(fā)送信息序列的后部進行了 LDPC-CC編碼而被發(fā)送的比特，在重發(fā)時在前部進行了 LDPC-CC編碼而被 發(fā)送，所以提高正確地接收在初次發(fā)送時容易受到差錯的影響的后部的比特 的比例。
(實施方式6)
在本實施方式中，說明具有以下功能的發(fā)送裝置和接收裝置的結(jié)構(gòu)，即 預先對發(fā)送信息序列的后部的比特另行編碼，通過其編碼增益減輕因減少發(fā) 送的終止序列數(shù)而在接收信息序列的后部發(fā)生的傳輸差錯。
圖19是表示本實施方式的發(fā)送裝置的主要結(jié)構(gòu)的方框圖。在說明本實施 方式時，對與圖14相同的結(jié)構(gòu)部分附加相同的標號，并省略其說明。圖19 的發(fā)送裝置1400所采用的結(jié)構(gòu)為，相對于圖14的發(fā)送裝置1000，還追加了 信息序列分割單元1410、外編碼單元1420以及重新排列單元1430。
信息序列分割單元1410將發(fā)送信息序列分割為前部和后部，從而取得兩 個序列。例如，信息序列分割單元1410將n比特的發(fā)送信息序列分割為從發(fā) 送信息序列的開頭開始的K比特和剩余的n-K比特。信息序列分割單元1410將分割后的K比特的發(fā)送信息序列輸出到重新排列單元1430,并且將分割后 的n-K比特的發(fā)送信息序列輸出到外編碼單元1420。
外編碼單元1420對由信息序列分割單元1410分割出的n-K比特的發(fā)送 信息序列進行外編碼。由此，對發(fā)送信息序列的后部的n-K比特進行外編碼， 所以能夠通過外編碼的編碼增益，減輕因減少終止序列數(shù)而在接收信息序列 的后部產(chǎn)生的傳輸差錯。
作為外編碼的編碼方式，優(yōu)選無需進行終止處理的塊碼，例如適用信息 序列長度n-K比特的LDPC-BC。外編碼單元1420將外編碼后的發(fā)送信息序 列輸出到重新排列單元1430。
重新排列單元1430輸入來自信息序列分割單元1410的發(fā)送信息序列以 及來自外編碼單元1420的外編碼后的發(fā)送信息序列，并重新排列這些發(fā)送信 息序列的順序。作為重新排列的順序，將外編碼單元1420所生成的奇偶校驗 序列，優(yōu)先地配置在輸入到外編碼單元1420的發(fā)送信息序列之前的位置。
如上所述，在LDPC-CC中，對終止序列進行了刪截時所發(fā)生的差錯集 中在接收碼字序列的后部的比特。因此，重新排列單元1430將外編碼單元 1420所生成的奇偶校驗序列優(yōu)先地配置在前部，由此減少該奇偶校驗序列發(fā) 生差錯的比例，從而能夠提高外編碼增益。
重新排列單元1430將進行交織所得的發(fā)送信息序列傳送到LDPC-CC編 碼單元1010。
圖20是表示本實施方式的接收裝置的主要結(jié)構(gòu)的方框圖。在說明本實施 方式時，對與圖17相同的結(jié)構(gòu)部分附加相同的標號，并省略其說明。圖20 的接收裝置1500所采用的結(jié)構(gòu)為，相對于圖17的接收裝置1200,削除響應 信號生成單元1212和發(fā)送天線1213,并且還追加了重新排列單元1501、接 收信息序列分割單元1502、以及外碼解碼單元1503。
重新排列單元1501對通過Sum-product解碼單元1209解碼所得的接收 信息序列以與發(fā)送裝置1400中的重新排列單元1430相反的規(guī)則進行重新排 列，并將重新排列后的接收信息序列傳送到接收信息序列分割單元1502。
接收信息序列分割單元1502以與發(fā)送裝置1400中的信息序列分割單元 140相同的規(guī)則，將從重新排列單元1501輸出的接收信息序列分割為兩個 接收信息序列。接收信息序列分割單元1502將分割后的K比特的信息序列 傳送到差錯檢測單元1211,并將分割后的剩余的接收信息序列傳送到外碼解
33碼單元1503。
外碼解碼單元1503對分割后的接收信息序列進行外碼的解碼處理。例 如，在外編碼單元1420中適用信息序列長度n-K比特的LDPC-BC作為外碼 時，利用Sum-product解碼或置信傳播(Belief Propagation: BP)解碼進行
LDPC-BC解碼。外碼解碼單元1503將解碼后的接收信息序列傳送到差錯檢 測單元1211。
如上所述，在本實施方式中，信息序列分割單元1410通過將發(fā)送信息序 列分割為前部和后部而取得兩個序列，外編碼單元1420對發(fā)送信息序列的后 部的比特進行外編碼。由此，在因LDPC-CC編碼單元1010削減終止序列而 在接收信息序列的后部發(fā)生了差錯時，能夠利用外編碼糾正該差錯，所以能 夠抑制接收質(zhì)量的劣化。另外，不是對整個發(fā)送信息序列進行外編碼，而是 僅對因終止序列的削減而容易發(fā)生差錯的發(fā)送信息序列的后部進行外編碼， 從而能夠抑制因連接編碼所造成的編碼率的下降。另外，設置新排列單元 1430，在進行外編碼后，通過重新排列單元1430將進行外編碼所獲得的外碼 字序列的一部分優(yōu)先地配置在發(fā)送信息序列的前部，能夠提高外編碼的編碼 增益。
另外，在以上的說明中，說明了信息序列分割單元1410從發(fā)送信息序列 的開頭開始連續(xù)地提取K比特的發(fā)送信息序列的情況，但也可以從發(fā)送信息 序列的任意的位置開始連續(xù)地提取K比特，或者隨機提取K比特，并將剩余 的n-K比特輸出到外編碼單元1420。這樣也對發(fā)送信息序列中的連續(xù)的n-K 比特或隨機的n-K比特進行外編碼，所以能夠糾正突發(fā)性地發(fā)生的差錯。
另外，在以上的i兌明中，說明了重新排列單元1430將外編碼單元1420 所生成的奇偶校驗序列，優(yōu)先地配置在輸入到外編碼單元1420的發(fā)送信息序 列之前的位置的情況，但本發(fā)明并不限于此。例如，重新排列單元1430也可 以進行重新排列，以使從信息序列分割單元1410輸出的、未進行外編碼的發(fā) 送信息序列和通過外編碼單元1420進行外編碼所得的發(fā)送信息序列混在一 起。由此，進行了外編碼的比特也被配置在發(fā)送碼字序列的后部以外的位置， 所以能夠進一步提高外編碼增益。
另外，圖21表示本實施方式的接收裝置的另一個主要結(jié)構(gòu)的方框圖。圖 21的接收裝置1600所采用的結(jié)構(gòu)為，相對于圖20的接收裝置1500，還包括 接收信息序列合并單元1601。接收信息序列合并單元1601將從接收信息序列分割單元1502輸出的接 收信息序列以及從外碼解碼單元1503輸出的外碼解碼后的接收信息序列合 并，取得接收信息序列，并將所獲得的接收信息序列輸出到差錯檢測單元1211 和Sum-product解碼單元1209。
由此，Sum-product解碼單元1209能夠利用反映了外碼的解碼結(jié)果的接 收信息序列，再次進行內(nèi)碼即LDPC-CC的解碼，所以通過反復進行內(nèi)碼的 解碼和外碼的解碼，解碼增益提高，從而能夠減少接收信息序列所包含的差錯數(shù)。
另外，利用差錯檢測單元1211的差錯檢測結(jié)果，僅對接收信息序列中的 檢測出差錯的部分進行糾錯解碼時，能夠削減進行重復解碼的運算次數(shù)。另 外，能夠基于差錯檢測單元1211的差錯檢測結(jié)果，確定無差錯地接收到的信 息序列，所以能夠通過使其比特的接收似然為+oo或-oD，提高內(nèi)碼和外碼的解 碼增益。
(實施方式7)
在從實施方式4至實施方式6中，說明了對終止序列進行刪截的情況。 在本實施方式中，說明對進行LDPC-CC編碼所獲得的發(fā)送碼字序列進行合 適的刪截的發(fā)送裝置和刪截方法。
圖22是表示本實施方式中使用的LDPC-CC校驗矩陣的結(jié)構(gòu)的圖。圖22 與圖1不同，表示校驗矩陣H的結(jié)構(gòu)，而不是表示HT的結(jié)構(gòu)。若以v表示 發(fā)送碼字矢量，則Hv-O的關(guān)系式成立。
在說明本實施方式的刪截方法時，首先說明將通常的刪截方法適用于上 述發(fā)送碼字序列v時的問題。例如在非專利文獻4中記載了通常的刪截方法。 另外，以下，以利用編碼率11=1/2、 (177, 131)的巻積碼來構(gòu)成LDPC-CC的 情況為例進行說明。
圖23是用于說明通常的刪截方法的圖。在該圖中，v,，t, v2，t(t=l， 2,...) 表示發(fā)送碼字序列v。在通常的刪截方法中，發(fā)送碼字序列v被分為多個塊， 對各個塊利用同一個刪截圖案來抽取發(fā)送碼字比特。
圖23表示以下的情形，也就是將發(fā)送碼字序列v分成每6比特的塊，對 所有的塊利用同一個刪截圖案并以一定的比例抽取發(fā)送碼字比特。在該圖中， 以圓圈符號圍起來的比特表示被刪截的比特(不發(fā)送的比特)，對所有的塊1
至i炎5選才奪V2.l, V2.3， V2.4, V2.6， V2.7， V2.9, V2.10, V2,12, V2J3， V2."而進4亍冊J
35截(使其為不發(fā)送的比特)，以使刪截后的編碼率為3/4。
接著，考慮對利用了 LDPC-CC的編碼所獲得的發(fā)送碼字序列進行了如 圖23所示的通常的刪截情況下的接收端(解碼端)的影響。另外，以下，研究 在接收端(解碼端)中使用BP解碼的情況。在BP解碼中，基于LDPC-CC的 校驗矩陣進行解碼處理。圖24表示發(fā)送碼字序列v與LDPC-CC校驗矩陣H 之間的對應關(guān)系。在圖24中，以圓圈符號圍起來的比特為通過進行刪截而被 抽取的發(fā)送碼字比特。其結(jié)果，在校驗矩陣H中，與方框圍起來的l對應的 比特不包含在發(fā)送碼字序列中。其結(jié)果，在進行BP解碼時，對于與方框圍 起來的1對應的比特而言，不存在初始的對數(shù)似然比，所以對lt似然比被設 定為0。
在BP解碼中，反復進行行運算和列運算。因此，若在同一行中包含兩 個以上的不存在初始的對數(shù)似然比(對數(shù)似然比為O)的比特(在圖24中與方框 圍起來的l對應的比特)，則在該行中，直至通過進行列運算來更新不存在初
運算無法更新對數(shù)似然比:也就是說，僅進行行運算無法傳播可靠度，為了
傳播可靠度，需要反復進行行運算和列運算。因此，若存在多個這樣的行， 則在BP解碼中反復處理數(shù)存在限制時，無法傳播可靠度，成為導致接收質(zhì) 量的劣化的原因。在圖24所示的例子中，行1710為僅進行行運算無法傳播 可靠度的行、即成為導致接收質(zhì)量的劣化的原因的行。
對此，在使用本實施方式的刪截方法時，能夠削減僅進行行運算無法傳 播可靠度的行數(shù)。在本實施方式中，對于接收端(解碼端)中的發(fā)送碼字比特的 每個處理單位，使用第一刪截圖案和第二刪截圖案對發(fā)送碼字比特進行刪截， 所述第二刪截圖案為與所述第一刪截圖案相比，抽取較多的比特的圖案。以 下，使用圖25和圖26進行說明。
圖25是用于說明本實施方式的刪截方法的圖。與圖23相同，v，，t， v2,t(t=l ， 2,...)表示發(fā)送碼字序列v。另外，以下，與圖23相同，說明1塊由6比特 構(gòu)成的情況。另外，假設接收端(解碼端)中的發(fā)送碼字比特的處理單位為塊1 至塊5。在圖25所示的例子中，表示以下的情形，即對開頭的塊l使用不進 行刪截的第一刪截圖案，對塊2至塊5使用進行刪截的第二刪截圖案，其結(jié)
果，V2,p V2，3， V2，4' V2,6， V2,7， V2,9， V2,|0, V2>12, V2,13， V2，,5被刪截。這樣，在 本實施方式中，使用編碼率不同的刪截圖案，在發(fā)送碼字比特的處理單位內(nèi)設置被抽取的比特數(shù)較少的范圍。
圖26表示此時的發(fā)送碼字序列v與LDPC-CC校驗矩陣H之間的對應關(guān) 系。在圖26中，可知發(fā)生了 3行在同一行中包含兩個方框圍起來的1的行， 但與圖24的情況相比，其行數(shù)已被削減。這是因為不對塊1進行刪截。
這樣，通過設定不進行刪截的塊，能夠削減成為導致BP解碼時的接收 質(zhì)量的劣化的原因的行數(shù)。其結(jié)果，到行1720為止的行中，在初始時存在對 數(shù)似然，在BP解碼中，可靠地更新可靠度，并且更新后的可靠度傳播到行 1720,所以能夠抑制接收質(zhì)量的劣化。這樣，基于巻積碼(LDPC-CC)的校驗 矩陣的結(jié)構(gòu)的特征，通過多次進行重復解碼，僅進行行運算而獲得的行的可 靠度依序傳播，從而能夠抑制因進行刪截所造成的接收質(zhì)量的劣化。另外， 削減僅進行行運算無法傳播可靠度的行數(shù)，所以能夠降低傳播可靠度所需的 反復次數(shù)。
然而，在圖25所示的例子中，設定不進行刪截的塊，由此凈皮發(fā)送的發(fā)送 碼字比特增加，傳輸速度下降。但是，若使在使用了第一刪截圖案的比特數(shù) N與使用了第二刪截圖案的比特數(shù)M之間成立N M的關(guān)系，則能夠抑制傳 輸速度的下降，并且提高接收質(zhì)量。圖25為N二6、 M-24的例子，盡管追加 發(fā)送碼字比特數(shù)較少即為2比特，但能夠?qū)H進行行運算無法傳播對數(shù)似然 的行數(shù)從6行減少至3行。
以下，說明本實施方式的發(fā)送裝置的結(jié)構(gòu)。圖27是表示本實施方式的發(fā) 送裝置的主要結(jié)構(gòu)的方框圖。在說明本實施方式時，對與圖14相同的結(jié)構(gòu)部 分附加相同的標號，并省略其說明。圖27的發(fā)送裝置1800所采用的結(jié)構(gòu)為， 相對于圖14的發(fā)送裝置1000，包括刪截單元1810以代替終止序列刪截單元 1020。另外，刪截單元1810所采用的結(jié)構(gòu)，包括第一刪截單元1811、第 二刪截單元812、以及切換單元1813。
刪截單元1810對由發(fā)送信息序列和終止序列構(gòu)成的發(fā)送碼字序列進行 刪截，并將刪截后的發(fā)送碼字序列輸出到交織單元1030。
具體而言，刪截單元1810使用第一刪截圖案和第二刪截圖案對發(fā)送碼字 序列進行刪截，所述第二刪截圖案為與所述第一刪截圖案相比，抽取較多的 比特的圖案。第一刪截圖案和第二刪截圖案之間，進行刪截的比特的比例不 同。刪截單元1810例如使用如圖28所示的刪截圖案對發(fā)送碼字序列進行刪 截。在圖28中，(N+M)比特為接收端(解碼端)中的處理單位。第一刪截單元1811使用第一刪截圖案對發(fā)送碼字序列進行刪截。第二刪 截單元1812使用第二刪截圖案對發(fā)送碼字序列進行刪截。
在使用圖28的刪截圖案時，第一刪截單元1811未對從接收端(解碼端) 的處理單位的開頭開始的N比特的發(fā)送碼字序列進行刪截，而將輸入到第一 刪截單元1811的發(fā)送碼字序列輸出到切換單元1813。第二刪截單元1812對 (N+1)至(N+M)比特的發(fā)送碼字序列進行刪截，并將刪截后的發(fā)送碼字序列輸 出到切換單元1813。
另外，第一刪截單元1811和第二刪截單元1812也可以基于來自控制信 息生成單元1050的控制信息，決定是否對發(fā)送碼字序列進行刪截。切換單元 1813根據(jù)來自控制信息生成單元1050的控制信息，將從第一刪截單元1811 輸出的發(fā)送碼字序列和從第二刪截單元1812輸出的發(fā)送碼字序列中的一方 輸出到交織單元1030。
以下，主要以刪截單元1810的刪截處理為中心，說明如上構(gòu)成的發(fā)送裝 置1800的動作。另夕卜，以下，以LDPC-CC編碼單元1010利用編碼率R二1/2、 (177， 13])的巻積碼進行LDPC-CC編碼的情況為例進行說明。
在LDPC-CC編碼單元1010中，對發(fā)送信息序列ut(t=l，…，n)進行 LDPC-CC編碼處理，從而取得v氣v!,t, v2,t)。在組織碼時，v!，t為發(fā)送信息序 列ut， V2,t表示奇偶校驗位?；诎l(fā)送信息序列v,，t和圖26的各行的校驗式求 出奇偶校驗位v2,t。
刪截單元1810對編碼率R=l/2的發(fā)送碼字序列v進行刪截處理。例如， 在刪截單元1810使用圖25所示的刪截圖案時，不對塊1進行刪截，對塊2
至塊5以規(guī)定的間隔規(guī)則性地抽取比特。也就是說，對塊2抽取V2，4和Vw的
比特，對塊3 4由耳又v2,7和v2,9的比特，對塊4 4由取
V2,10和v2,12，對塊5抽耳又V2,i3
和乂2.|5。由此，對于塊2至塊5能夠取得編碼率11=3/4的發(fā)送碼字序列。
刪截后的發(fā)送碼字序列經(jīng)由交織單元1030、調(diào)制單元1040、無線單元 1060和發(fā)送天線1070而發(fā)送到接收端(解碼端)。此時，在使用圖25所示的
刪截圖案時，未發(fā)送 v2,4, V2,6, V2'7， V2,9, V2'io, V2,i2， V2,|3, V2,i5°
這樣，在使用了圖25所示的刪截圖案時，對于每個規(guī)定的周期，發(fā)生未 進行刪截的塊。如圖25所示，未對塊1進行刪截，從而發(fā)送了利用圖23的 通常的刪截方法時未發(fā)送的v2.,和v2,3。由此，在利用了 BP解碼時僅進行行 運算無法傳播可靠度的行是圖26的行1720所示的3行。比較圖23與圖25可知，通過追加2比特的發(fā)送比特，將僅進行行運算無法傳播可靠度的行數(shù)
從6行削減至3行。其結(jié)果，初始時存在對數(shù)似然的行數(shù)增加，通過進行BP 解碼來可靠地更新初始的可靠度，而且該可靠度傳播到圖26的行1720。
其后，基于巻積碼(LDPC-CC)的校驗矩陣的結(jié)構(gòu)的特征，通過多次進行 重復解碼，在校驗矩陣的開頭處多個存在的可靠度依序傳播，從而能夠抑制 因進行刪截所造成的接收質(zhì)量的劣化。
在圖25的例子中，要發(fā)送的增加比特數(shù)較少即為2比特，所以能夠?qū)?輸速度的下降抑制到較小，并且抑制接收質(zhì)量的劣化。另外，因為具有以下 的特征，所以能夠獲得這樣的效果，即如圖34所示，LDPC-CC采用在校驗 矩陣中存在1的位置集中在平行四邊形的范圍內(nèi)的類型。因此，即使適用于 LDPC-BC的情況，能夠獲得同樣的效果的可能性也較低。
這樣，通過設置不進行刪截的塊，能夠削減BP解碼時造成不良影響的 行數(shù)。此時，若考慮傳輸效率，則在構(gòu)成不進行刪截的塊的比特N與構(gòu)成作 為刪截的對象的塊的比特M之間成立N M的關(guān)系較為重要。通過使N M, 能夠抑制傳輸效率的劣化，并且抑制接收質(zhì)量的劣化。
另外，刪截單元1810對適用第二刪截圖案的塊2至塊5不是隨機地進行 刪截，而是根據(jù)規(guī)定的規(guī)則，對其進行刪截即可。與隨機地進行刪截的情況 相比，在根據(jù)規(guī)定的規(guī)則進行刪截時，刪截運算處理較簡單。
c其他的刪截圖案)
刪截單元1810使用的刪截圖案并不限于圖28。例如，如圖29所示，刪 截單元1810也可以使用編碼率R1二2/3的刪截圖案作為第一刪截圖案，使用 編碼率R2=5/6的刪截圖案作為第二刪截圖案。
另外，如圖30A和圖30B所示，也可以將n個幀作為接收端(解碼端)中 的處理單位而對其進行刪截。如圖30A所示，也可以對從n幀(n為1以上的 整數(shù))的開頭開始的N比特使用不進行刪截的第一刪截圖案，對(N+1)至(N+M) 比特使用進行刪截的第二刪截圖案。
另外，如圖30B所示，也可以對從n幀的開頭開始的N比特使用編碼率 Rl=2/3的第一刪截圖案，對(N+1)至(N+M)比特使用編碼率R2=5/6的第二刪 截圖案。
另外，如圖31A和圖31B所示，也可以使用以下的圖案，即越靠近接收 端(解碼端)中的處理單位的后部，通過進行刪截而抽取的比特越少。使得越靠近接收端(解碼端)中的處理單位的后部，通過進行刪截而抽取的比特數(shù)越少， 從而在BP解碼中能夠提高接收質(zhì)量。
另外，與圖28的情況相同，若使在使用了第一刪截圖案的比特數(shù)N與
使用了第二刪截圖案的比特數(shù)M之間成立N M的關(guān)系，則能夠抑制傳輸速 度的下降，并且提高接收質(zhì)量。
另外，如圖3ZA所示，也可以對/人^接收端(解碼端)中的處理單位即n個 幀(n為1以上的整數(shù))的開頭開始的N1比特使用不進行刪截的第一刪截圖案， 對(N1+1)至(N1+M)比特使用進行刪截的第二刪截圖案，對(N1+M+1)至 (Nl+M+N2)比特使用不進行刪截的第 一刪截圖案。
另外，如圖32B所示，也可以對從接收端(解碼端)中的處理單位即n個 幀(n為1以上的整數(shù))的開頭開始的N1比特使用編碼率111=2/3的第一刪截圖 案，對(N1 + 1)至(N1+M)比特使用編碼率R2=5/6的第二刪截圖案，對(N1+M+1) 至(N1+M+N2)比特使用編碼率Rl=2/3的第一刪截圖案。
與對接收端(解碼端)中的處理單位的一處使用通過進行刪截而抽取的比 特數(shù)較少的第一刪截圖案的情況相比(參照圖30和圖31),對兩處使用該第一 刪截圖案時(參照圖32),可靠度較高的校驗行增加，所以BP解碼時的收斂速 度較快，從而能夠以較少的反復次數(shù)而獲得解碼結(jié)果。
另外，在上述處理單位中使用通過進行刪截而抽取的比特數(shù)較少的第一 刪截圖案的部分并不限于兩處，也可以為三處以上。
另外，即使在上述處理單位中使用第一刪截圖案的部分為兩處以上時， 只要使在使用第 一刪截圖案的比特數(shù)的總數(shù)N與使用第二刪截圖案的比特數(shù) 的總數(shù)M之間成立N《M的關(guān)系，則能夠抑制傳輸速度的下降，并且提高接 收質(zhì)量，所述第 一刪截圖案是通過進行刪截而抽取的比特數(shù)較少的圖案。
另外，在圖30、圖31和圖32中，說明了對n幀使用第一刪截圖案和第 二刪截圖案的情況，但n只要是1以上的整數(shù)即可，也能夠適用于1幀的情 況。
以下，考慮與解碼處理定時的關(guān)系，研究適合于由LDPC-CC編碼所獲 得的發(fā)送碼字序列的刪截圖案。
圖33是用于說明解碼處理定時的圖。在圖33中，接收數(shù)據(jù)序列分別由 n幀(例長口， n個OFDM(Orthogonal Frequency Division Multiplexing,正交步貞分 復用)碼元OFDM碼元是指，OFDM方式下由32個副載波構(gòu)成，各個副載所有載波(32個副載波)構(gòu)成的碼元)構(gòu)成。該接收數(shù)據(jù)序列長度為接收端(解碼端)中的處理單位，該n幀(或者n個OFDM碼元)被提供給高層的層作為一個組。 一般而言，直至高層的層取入下一個n幀的數(shù)據(jù)為止發(fā)生時間延遲，所以將圖33的t3、 t6和t9的定時、即接收到n幀的最后部分的定時作為進行BP解碼的期間的最后較為實際。
LDPC-CC具有巻積碼的性質(zhì)，所以為了使在t2的定時后通過BP解碼來估計出的數(shù)據(jù)為有效的數(shù)據(jù)(正確的可能性較高的數(shù)據(jù))，需要在t2的定時之前開始BP解碼。例如，在圖33所示的例子中，為了使在t2至t5之間進行BP解碼所得的估計數(shù)據(jù)為有效的數(shù)據(jù)，需要在tl至t6之間進行BP解碼。同樣地，為了使在t5至t8之間所得的估計數(shù)據(jù)為有效的數(shù)據(jù)，需要在t4至t9之間進行BP解碼。
在考慮到這樣的解碼處理定時時，例如，若對由n幀構(gòu)成的接收數(shù)據(jù)序列的后部進行通過刪截而抽取的比特數(shù)較少的刪截，則在BP解碼處理期間，在前部和后部雙方包含可靠度被傳播的行，所以能夠有效地傳播可靠度。
如上所述，根據(jù)本實施方式，刪截單元1810按每個發(fā)送碼字比特的處理單位，使用第一刪截圖案和第二刪截圖案對發(fā)送碼字比特進行刪截，所述第二刪截圖案為與所述第一刪截圖案相比，抽取較多的比特的圖案。
不是以一定的比例對發(fā)送碼字序列進行刪截，而是使用刪截后的編碼率不同的第一刪截圖案和第二刪截圖案，從而能夠抑制進行BP解碼所造成的解碼特性的劣化。
只要進行刪截，就會發(fā)生成為接收質(zhì)量的劣化的原因的行，但作為如本實施方式的刪截方法那樣，抑制傳輸速度的下降并且抑制接收質(zhì)量的劣化的方法是在構(gòu)筑性能良好的系統(tǒng)時非常重要的。
另外，第一刪截圖案和第二刪截圖案也可以分別由相同的多個副圖案(sub-pattern)構(gòu)成。也就是說，如圖25所示，也可以對塊2至塊5分別使用相同的刪截副圖案，從而規(guī)則性地抽取發(fā)送碼字比特。由此，能夠使刪截運算處理更為簡單。
另外，編碼率較小的第一刪截圖案無需一定配置在n幀的最后部分，由圖33可知，設置在tl至t3， t4至t6, t7至t9之間即可。另外，tl至t3， t4至t6, t7至t9的期間是通過BP解碼處理期間與可獲得有效數(shù)據(jù)的期間之間的關(guān)系來確定的，所以在BP解碼處理期間產(chǎn)生變化時，適合于配置第一刪
41截圖案的位置也變動。
另外，在以上的說明中，作為一例說明了對巻積碼進行BP解碼時的刪截方法，但本發(fā)明并不限于此，能夠?qū)θ绶菍＠墨I1、非專利文獻5至非
專利文獻7中記載的、時不變LDPC-CC、時變LDPC-CC的情況也同樣地進行本發(fā)明的刪截方法。(實施方式8)
在本實施方式中，說明校驗矩陣、以及基于該校驗矩陣的LDPC-CC編碼器的結(jié)構(gòu)，所述校驗矩陣是設計為在越靠近發(fā)送信息序列的開頭部和后部，LDPC-CC編碼的存儲長度M越小的校驗矩陣。采用這樣的結(jié)構(gòu)，從而能夠減少編碼的開始時和結(jié)束時的編碼器的狀態(tài)數(shù)。因此，例如，在使用非專利文獻8中記載的通過tail-biting進行的終止處理時，能夠減少在編碼和解碼時應該考慮的狀態(tài)數(shù)，所以編碼器和解碼器的結(jié)構(gòu)較簡單。
圖34表示本實施方式的一例校驗矩陣。圖34的校驗矩陣1900為編碼率R=b/c=l/2、發(fā)送信息序列長度n時的例子。校驗矩陣1900與圖3的校驗矩陣100的不同之處在于，發(fā)送信息序列ut的索引靠近1的部分和靠近n的部分中，編碼的存儲長度M1小于其他部分的存儲長度M2。
另夕卜，校驗矩陣1900表示Ml=3、 M2=5的例子，但Ml和M2的值并不限于此，只要滿足MKM2的關(guān)系即可。尤其，在M1 M2時，能夠使tail-biting的狀態(tài)數(shù)較少，并且使與終止處理有關(guān)的部分以外的比特中的U)PC-CC的限制長度較長，所以較為優(yōu)選。另外，也可以使存儲長度數(shù)為3以上，在發(fā)送信息序列的索引越靠近1的部分和越靠近n的部分，使存儲長度越分段地減小。
如圖34所示，在使用校驗矩陣1900時，對發(fā)送信息序列u！至u5以存儲長度Ml=3進行編碼，從而取得發(fā)送碼字序列v,,至v,. 5和v2.'至v2. 5。對發(fā)送信息序列116至iV5以存儲長度M2=5進行編碼，從而取得發(fā)送碼字序列
V，， 6至V,, n—5和V2, 6至V2, n_5。另外，對發(fā)送信息序列Un_4至Un以存儲長度Ml=3進行編碼，從而取得發(fā)送碼字序列V，. n-4至V,. n和V2, n.4至V2. n。
如非專利文獻8所記載，編碼的初始狀態(tài)和結(jié)束狀態(tài)的狀態(tài)數(shù)為編碼器
的存儲長度的平方。因此，若減小與初始狀態(tài)和結(jié)束狀態(tài)的編碼有關(guān)的編碼
器的存儲長度Ml,則能夠減少與tail-biting有關(guān)的狀態(tài)數(shù)。
這樣，通過使用圖34所示的4全驗矩陣1900進行LDPC-CC編碼，能夠減少編碼器的初始狀態(tài)和結(jié)束狀態(tài)的狀態(tài)數(shù)，其結(jié)果，能夠減少與編碼和解碼有關(guān)的運算量和處理延遲。
另外，在LDPC-CC中，存在以下的特征，即存儲長度M越大，能夠獲得越大的編碼增益，并能夠獲得越良好的差錯率特性。因此，通過在校驗矩陣1900中，增大與終止處理有關(guān)的部分以外的存儲長度，能夠獲得編碼增益。
接著，參照

使用圖34的校驗矩陣1900進行LDPC-CC編碼的LDPC-CC編碼器的結(jié)構(gòu)。
圖35是表示本實施方式的LDPC-CC編碼器的主要結(jié)構(gòu)的方框圖。在說明本實施方式時，對與圖6相同的結(jié)構(gòu)部分附加相同的標號，并省略其說明。圖35的LDPC-CC編碼器2000的結(jié)構(gòu)為，相對于圖6的LDPC-CC編碼器400，削除刪截單元480,并包括加權(quán)控制單元2010以代替加權(quán)控制單元470。
加權(quán)控制單元2010基于從比特數(shù)計數(shù)器460輸出的計數(shù)出的比特數(shù)、存儲長度切換定時信息、以及以加權(quán)控制單元2010內(nèi)保持的校驗矩陣1900為基準的加權(quán)圖案，將存儲長度切換定時的矩陣元素h/^(t)和h2^(t)的值傳送到加權(quán)乘法器420-0至420-M和430-0至430-M。這里，M〉M1 。
這里，存儲長度切換定時信息表示切換校驗矩陣1900的存儲長度M的、發(fā)送信息序列的索引。例如，在圖34所示的校驗矩陣1900時，對發(fā)送信息序列的開頭部和后部使用Ml=3進行編碼，對除此以外的部分使用M2=5進行編碼，所以存儲長度切換定時信息取兩個值。也就是說，在使用存儲長度M]=3、 M2=5的兩種作為存儲長度時，存儲長度切換定時信息具有從Ml=3切換為M2=5的定時信息的索引、以及從M2=5切換為Ml=3的定時信息的索引。
圖36表示使用兩種存儲長度M即M1=3、M2=5時的加權(quán)控制單元2010的結(jié)構(gòu)例。圖36的加權(quán)控制單元2010由選擇器2011和2015、以及加權(quán)圖案存儲單元2012和2013構(gòu)成。以下，將表示從存儲長度Ml=3切換為M2=5的定時的索引設為存儲長度切換定時信息1,將表示從存儲長度M2=5切換為Ml=3的定時的索引設為存儲長度切換定時信息2。
選擇器2011輸入計數(shù)出的比特數(shù)以及存儲長度切換定時信息1和2，在計數(shù)出的比特數(shù)《儲長度切換定時信息1時，將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元2012。
另一方面，在計數(shù)出的比特數(shù)〉存儲長度切換定時信息1，并且計數(shù)出的比特數(shù)S存儲長度切換定時信息2時，選擇器2011將計數(shù)出的比特數(shù)傳送到
加權(quán)圖案存儲單元2013。
另外，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，選擇器2011將計數(shù)出的比特數(shù)傳送到加權(quán)圖案存儲單元2012。
加權(quán)圖案存儲單元2012保持加權(quán)圖案2016所示的加權(quán)圖案，隨著計數(shù)
出的比特數(shù)的增加，將ha,、 hc、 ha3和ha4周期性地輸出到選擇器2015。另夕卜，
加權(quán)圖案2016為存儲長度Ml=3時的LDPC-CC校驗矩陣的矩陣元素h,(m)(t)和h2(m)(t)(rr^0,...，3)。在存儲長度M1二3時，hbl、 hb2和hb3的加權(quán)圖案的元素數(shù)為8,但在LDPC-CC編碼器2000具有12個加權(quán)乘法器420-0至420-M(IVN5)以及430-0至430-M(M=5),以能夠?qū)鎯﹂L度M2=5。因此，在加一又圖案2016中，h,(4)、 h2(4)、 h/"和h2③的加權(quán)元素無論在哪個圖案中也都是0。
加權(quán)圖案存儲單元2013保持加權(quán)圖案2017所示的加權(quán)圖案，隨著計數(shù)出的比特數(shù)的增加，將hw、 hb2和hb3周期性地輸出到選擇器2015。另外，加權(quán)圖案2017為存儲長度M2-5時的LDPC-CC校驗矩陣的矩陣元素h/1t)和h2(m)(t)(m=0,.."5)。
選擇器2015將從加權(quán)圖案存儲單元2012輸入的矩陣元素hal、 ha2、 ha3和ha4、以及從加權(quán)圖案存儲單元2013輸入的矩陣元素hbl、 hb2和&3輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
也就是說，選擇器2015與選擇器2011聯(lián)動，根據(jù)計數(shù)出的比特數(shù)與存儲長度切換定時信息1和2的比較結(jié)果，在計數(shù)出的比特數(shù)S存儲長度切換定時信息1時，將以加權(quán)圖案存儲單元2012所存儲的存儲長度M卜3的校驗矩陣為基準的加^l圖案2016的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-VL
另一方面，在計數(shù)出的比特數(shù)>存儲長度切換定時信息1，并且計數(shù)出的比特數(shù)《儲長度切換定時信息2時，選擇器2015將以加權(quán)圖案存儲單元2013所存儲的存儲長度M2-5的校驗矩陣為基準的加權(quán)圖案2017的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
另外，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，選擇器2015將以加權(quán)圖案存儲單元2012所存儲的存儲長度Ml-3的校驗矩陣為基準的加權(quán)圖案2016的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
以下，說明如上構(gòu)成的LDPC-CC編碼器2000的動作。移位寄存器410-1至410-M的狀態(tài)被設定為Sl,移位寄存器440-1至440-M的狀態(tài)被設定為S2。根據(jù)發(fā)送序列決定狀態(tài)SI和S2。將發(fā)送信息序列u,至Un依序輸出到移位寄存器410-1、加權(quán)乘法器420-0、以及比特數(shù)計數(shù)器460。
在比特數(shù)計數(shù)器460中，對所輸入的發(fā)送信息序列U,至Un和終止序列x1;1至xa的比特數(shù)進行計數(shù)，并將所獲得的計數(shù)出的比特數(shù)輸出到加權(quán)控制
單元2010。
在加權(quán)控制單元2010中，根據(jù)計數(shù)出的比特數(shù)與存儲長度切換定時信息的比較結(jié)果，選擇加權(quán)圖案2016、加權(quán)圖案2017中的任一方，并將選擇出的加權(quán)參數(shù)的矩陣元素輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
具體而言，在計數(shù)出的比特數(shù)^存儲長度切換定時信息1時，將以存儲長度Ml-3的校驗矩陣為基準的加權(quán)圖案2016的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
在計數(shù)出的比特數(shù)>存儲長度切換定時信息1,并且計數(shù)出的比特數(shù)《儲長度切換定時信息2時，將以存儲長度M2=5的校驗矩陣為基準的加權(quán)圖案2017的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
另外，在計數(shù)出的比特數(shù)>存儲長度切換定時信息2時，將以存儲長度Ml=3的校驗矩陣為基準的加權(quán)圖案2016的矩陣元素，輸出到加權(quán)乘法器420-0至420-M和430-0至430-M。
由此，能夠減小與發(fā)送信息序列的開頭部和后部的編碼有關(guān)的存儲長度，其結(jié)果，能夠削減編碼器的初始狀態(tài)和結(jié)束狀態(tài)的狀態(tài)數(shù)。
如上所述，根據(jù)本實施方式，加權(quán)控制單元2010存儲以存儲長度不同的LDPC-CC校驗矩陣為基準的加權(quán)圖案2016和2017,在輸入比特為信息序列時，在信息序列的開頭部和后部，使用存儲長度較小的加權(quán)圖案。若存儲長度M越小，則能夠使編碼器的初始狀態(tài)和結(jié)束狀態(tài)的狀態(tài)數(shù)越少，所以能夠減小進行編碼和解碼所需的運算量和處理延遲時間。
另外，在本實施方式中，以在發(fā)送信息序列的開頭部和后部中使用存儲長度Ml=3進行編碼，在其他的部分中使用存儲長度M2=5進行編碼的情況為例進行了說明，但本發(fā)明并不限于此，即使將發(fā)送信息序列的開頭部和后部中使用的存儲長度M1設定為小于3的任意的存儲長度，或者使用將從存儲長度M2減少到存儲長度Ml的減少量設定為任意量的校驗矩陣，也能夠獲得本發(fā)明的效果、即減少編碼器的初始狀態(tài)和結(jié)束狀態(tài)的狀態(tài)數(shù)。(實施方式9)
在本實施方式中，說明如下設計的LDPC-CC編碼器的結(jié)構(gòu)，即在由對個多項式構(gòu)成的LDPC-CC的編碼中，使用多個多項式中存儲長度最小的多項式開始編碼處理，使用存儲長度最小的多項式結(jié)束編碼處理。通過采用這樣的結(jié)構(gòu)，能夠減少編碼的開始和結(jié)束時的編碼器的狀態(tài)數(shù)，從而能夠減小進行編碼和解碼所需的運算量和處理延遲時間。
圖37表示本實施方式的校驗矩陣2100。校驗矩陣2100是，定義多項式
的數(shù)為2、即、時變周期2的LDPC-CC的校驗矩陣。校驗矩陣2100的各個
行與校驗多項式對應，各個列與碼字比特對應。通過式(7-l)和式(7-2)分別給
出兩個多項式。
<formula>formula see original document page 46</formula>
以下，將通過式(7-l)給出的多項式稱為第一多項式pl，將通過式(7-2)給出的多項式稱為第二多項式p2。
第一多項式pl的存儲長度為Mdl^6和Mp1^17。這里，附加的字母d和p表示信息比特和奇偶校驗比特。另外，第二多項式p2的存儲長度為Md2-17和Mp2-19。也就是說，在第一多項式pl和第二多項式p2中，第一多項式pl的存儲長度都小于第二多項式p2的存儲長度。
如實施方式8所述，存儲長度越小，則編碼器的狀態(tài)數(shù)越少，所以為了減少狀態(tài)數(shù)，最好使用存儲長度較小的多項式開始編碼，使用存儲長度較小的多項式結(jié)束編碼。
此時，通過使用第一多項式pl開始編碼，能夠在編碼的開始時使用存儲長度較小的多項式進行編碼。另一方面，在為時變周期2,交替使用兩個多項式時，根據(jù)編碼的信息比特的數(shù)，變更編碼的結(jié)束時的多項式。因此，并不一定能夠使用存儲長度較小的多項式來結(jié)束編碼處理。
因此，在本實施方式中，設置多項式調(diào)節(jié)單元2210，必定通過存儲長度較小的多項式來結(jié)束編碼。
圖38表示本實施方式的發(fā)送裝置的主要結(jié)構(gòu)。圖38的發(fā)送裝置2200所采用的結(jié)構(gòu)為，相對于圖14的發(fā)送裝置1000，還追加了多項式調(diào)節(jié)單元2210。的數(shù)Npoly ，求調(diào)節(jié)比特數(shù)Nadj 。
圖39表示多項式調(diào)節(jié)單元2210的結(jié)構(gòu)。多項式調(diào)節(jié)單元2210包括調(diào) 節(jié)比特數(shù)計算單元2211、已知比特生成單元2212、以及已知比特追加單元 2213。
這里，LDPC-CC編碼單元1010使用存儲長度最小的多項式pl來開始 LDPC-CC的編碼。
因此，假設進行編碼的信息比特的索引為Ni(=l， 2， . ■ ■ , Ndata), 通過使用多項式pl來對具有滿足Ni。/。Npoly二l的索引的信息比特進行編碼。 這里，"％"表示求除法運算的余數(shù)的運算子。
調(diào)節(jié)比特數(shù)計算單元2211基于發(fā)送信息比特數(shù)Ndata和多項式的數(shù) Npoly，求(Ndata+Nadj)。/。Npoly4時的最小的調(diào)節(jié)比特數(shù)Nadj，并將求出的 調(diào)節(jié)比特數(shù)Nadj傳送到已知比特生成單元2212。
已知比特生成單元2212生成調(diào)節(jié)比特數(shù)Nadj個已知比特。作為已知比 特，只要是發(fā)送端與接收端之間已知的比特序列，則能夠使用任意的比特序 列。例如，已知比特生成單元2212能夠使用全零序列等作為Nadj個已知比 特。已知比特生成單元2212將所生成的已知比特傳送到已知比特追加單元 2213。
已知比特追加單元2213將Nadj個已知比特追加到發(fā)送信息比特序列的 后部，并將其傳送到LDPC-CC編碼單元1010。
這樣，在本實施方式中，多項式調(diào)制單元2210通過插入已知的調(diào)節(jié)比特， 從而能夠使用存儲長度最小的多項式pl來可靠地開始和結(jié)束編碼。
另外，調(diào)節(jié)比特數(shù)計算單元2211將調(diào)節(jié)比特數(shù)Nadj傳送到控制信息生 成單元1050。由此，Nadj包含在控制信息中而^皮發(fā)送，所以能夠?qū)adj傳 送給接收端。另外，傳送給接收端的信息也可以是在接收端計算Nadj所需的 信息而不是Nadj,例如也可以為Ndata。/。Npoly,或者發(fā)送信息比特數(shù)和多項 式的數(shù)。
另外，在本實施方式中，說明了多項式的數(shù)為2、即時變周期為2的情 況，但本發(fā)明并不限于此，也可以同樣地適用于多項式的數(shù)為3以上的情況。
另外，在本實施方式中，以存儲長度最小的多項式僅為一個的情況為例 進行了說明，但存儲長度最小的多項式也可以存在多個。例如，在多項式的總數(shù)為5，各個存儲長度Mpl至Mp5為Mpl=16、 Mp2=18、 Mp3=16、 Mp4=20 以及Mp5=19的情況下，在Ni%Npoly=l時使用多項式pi,在Ni%Npoly=3 時 <吏用多項式P3 ， 所以也可以由多項式調(diào)節(jié)單元2210求 (Ndata+Nadj)%Npoly=l或3時的最小的Nadj。
另夕卜，說明了本實施方式的多項式調(diào)節(jié)單元2210將已知比特追加到發(fā)送 信息序列的后部，從而使編碼的開始和結(jié)束時使用的多項式為存儲長度較小 的多項式的情況，但多項式調(diào)節(jié)單元2210的結(jié)構(gòu)和動作并不限于此。
圖40表示多項式調(diào)節(jié)單元2210的另一個結(jié)構(gòu)例。圖40的多項式調(diào)節(jié)單 元2210包括剩余計算單元2214、以及多項式指示信號生成單元2215。
剩余計算單元2214基于發(fā)送信息比特數(shù)Ndata和多項式的數(shù)Npoly，計 算由Nrem=(Ndata)%Npoly給出的剩余Nrem。剩余計算單元2214將計算出 的剩余Nrem傳送到多項式指示信號生成單元2215。
多項式指示信號生成單元2215基于剩余Nrem生成多項式指示信號。如 下生成多項式指示信號。例如，考慮時變周期為2， Npoly二2的情況。在兩個 多項式pl和多項式p2為式(7-l)和式(7-2)時，多項式pl的存儲長度較小，所 以LDPC-CC編碼器1010使用多項式pl開始編碼。
因此，在剩余Nrem二l時，使用多項式pl對第Ndata個發(fā)送信息比特進 行編碼。另外，在剩余Nrem=0時，使用多項式p2對第Ndata個發(fā)送信息比 特進行編碼。
除了編碼開始時以外，若在編碼結(jié)束時也使用存儲長度較小的多項式進 行編碼，則能夠減少狀態(tài)數(shù)。因此，在Nrem=l時，多項式指示信號生成單 元2215將指示信號輸出到LDPC-CC編碼器1010，所述指示信號用于指示使 用多項式pl對最終比特進行編碼。
另夕卜，LDPC-CC編碼器1010使用多項式pl開始編碼，其后， 一邊切換 多項式一邊進行編碼，所以在最終比特中Nrem=l時，即使不特別有指示信 號，也使用多項式pl對最終比特進行編碼。因此，多項式指示信號生成單元 2215也可以不輸出指示信號。
另一方面，在最終比特中Nrem=0時，使用存儲長度較大的多項式p2進 行編碼。因此，為了避免發(fā)生上述情形，多項式指示信號生成單元2215將指 示信號輸出到LDPC-CC編碼器1010,所述指示信號用于指示使用多項式pl 對最終比特進行編碼。其結(jié)果，LDPC-CC編碼中使用的多項式的順序為"pl，
48p2， pl， p2， .. ■ , pl， p2, pl, pl"。
由此，多項式調(diào)節(jié)單元2210能夠指示LDPC-CC編碼器1010在最終比 特的編碼時務必使用存儲長度較短的多項式，所以能夠減少編碼的開始時和 結(jié)束時的狀態(tài)數(shù)，從而能夠減小進行編碼和解碼所需的運算量和處理延遲時間。
另外，在以上的說明中，例舉了時變周期2、即多項式的數(shù)為2的情況， 但本發(fā)明并不限于此，也能夠?qū)⒈緦嵤┓绞竭m用于多項式的數(shù)為3以上的情 況。
另外，在以上的說明中，例舉了給出的最小的存儲長度的多項式為一個 的情況，但本發(fā)明并不限于此，也可以是給出的最小的存儲長度的多項式的 數(shù)為兩個以上的情況。此時，多項式指示信號生成單元2215生成多項式指示 信號，以通過最小的存儲長度的多項式中的任一個結(jié)束編碼，并將其傳送到 LDPC-CC編碼器1010。 (實施方式10)
在本實施方式中，說明對LDPC-CC碼字進行解碼的解碼器，所述 U)PC-CC碼字是實施方式1等中已說明的、切換多個加權(quán)圖案來進行編碼所 獲得的碼字。另外，以下，以對LDPC-CC碼字進行解碼的情況為例進行說 明，所述LDPC-CC碼字是切換以圖5所示的校驗矩陣為基準的多個加權(quán)圖 案來進行編碼所獲得的碼字。
圖41表示本實施方式的接收裝置的主要結(jié)構(gòu)。另外，在圖41的接收裝 置2300中，對與圖17的接收裝置1200相同的結(jié)構(gòu)附加相同的標號，并省略 其說明。圖41的接收裝置2300主要包括接收天線1201、無線單元1202、 正交解調(diào)單元1203、信道變動估計單元1204、控制信息4全測單元1205、對 數(shù)似然運算單元1206、解交織單元1207、以及sum-product解碼單元2310。
sum-product解碼單元2310將從解交織單元1207傳送來的接收對數(shù)似然 比以及從控制信息檢測單元1205傳送來的發(fā)送信息序列長度作為輸入而進 行sum-product解碼，從而獲得解碼結(jié)果。
圖42表示sum-product解碼單元2310的結(jié)構(gòu)。sum-product解碼單元2310 包括存儲單元2311、行處理運算單元2312、列處理運算單元2313、以及 切換單元2314。另外，存儲單元2311、行處理運算單元2312以及列處理運 算單元2313構(gòu)成矩陣處理運算單元2315。存儲單元2311保持接收對數(shù)似然比、通過進行行處理所得的外部值amn、 以及通過進行列處理所得的先驗值(3mn。
行處理運算單元2312從存儲單元2311讀取必要的先驗值(3mn,根據(jù) LDPC-CC的校驗矩陣H的行方向的加權(quán)圖案進行行處理運算。加權(quán)圖案基于 切換定時信息來切換。行處理運算單元2312在行處理運算中，使用先驗值(3mn 進行單一奇偶校一瞼碼的解碼，求外部值a,，。
說明第m行的處理。
對滿足Hmfl的所有的組(m、 n)，利用以下的更新式(8)更新外部值amn。
、f 、
n咖u 。 i>(K"'i)…(s)
其中，O(x)被稱為Gallager(哥拉格)的f函數(shù)，通過下式來定義。
0(x) = ln￡^±l ...(9) exp(;c) — 1
列處理運算單元2313從存儲單元2311讀取必要的外部值otmn,根據(jù) LDPC-CC的校驗矩陣H的列方向的加權(quán)圖案進行列處理運算。加權(quán)圖案基于 切換定時信息來切換。
列處理運算單元2313在列處理運算中，使用輸入對數(shù)似然比^和外部
值(X,進行重復碼的解碼，求先驗值|3mn。
說明第m列的處理。
對滿足Hm,尸l的所有的組(m、 n)，利用以下的更新式(10)更新(3mn。其中， 僅在c尸l時，設01,=0來進行計算。
...(io)
切換單元2314基于加權(quán)圖案切換定時，切換行處理運算單元2312和列 處理運算單元2313的加權(quán)圖案。另外，既可以采用從外部輸入加權(quán)圖案切換 定時的結(jié)構(gòu)，也可以采用在切換單元2314的內(nèi)部生成加權(quán)圖案切換定時的結(jié) 構(gòu)。圖42表示以下的結(jié)構(gòu)，即切換單元2314輸入接收對數(shù)似然比和發(fā)送信 息序列長度n，對接收對數(shù)似然比進行計數(shù)，使用該計數(shù)值和發(fā)送信息序列 長度n,計算加權(quán)圖案切換定時。
圖43表示行處理運算單元2312的結(jié)構(gòu)。行處理運算單元2312包括選 擇器2312-1和2312-2、第一運算單元2312-3、以及第二運算單元2312-4。
50選擇器2312-1和2312-2基于切換定時信息，切換先驗值的發(fā)送目的地 和外部值的接收目的地。
第一運算單元2312-3基于加權(quán)圖案475進行行處理運算。加權(quán)圖案475 為編碼端的加權(quán)控制單元470的加權(quán)圖案存儲單元472所存儲的圖案。另夕卜， 第二運算單元2312-4基于加權(quán)圖案476進行行處理運算。加權(quán)圖案476為編 碼端的加權(quán)控制單元470的加權(quán)圖案存儲單元473所存儲的圖案。
圖44表示列處理運算單元2313的結(jié)構(gòu)。列處理運算單元2313包括選 擇器2313-1和2313-2、第一運算單元2313-3、以及第二運算單元2313-4。選 擇器2313-1和2313-2基于切換定時信息，切換先驗值的發(fā)送目的地和外部值 的接收目的地。
第一運算單元2313-3基于加權(quán)圖案2313-5進行列處理運算。另外，第 二運算單元2313-4基于加權(quán)圖案2313-6進行列處理運算。加4又圖案2313-5 和加權(quán)圖案2313-6是編碼端的加權(quán)控制單元470所保持的、以圖5的校-瞼矩 陣為基準的加權(quán)圖案。
在接收對數(shù)似然比的計數(shù)值C為C<2n時，切換單元2314生成用于指示 使用加權(quán)圖案475的切換定時信息，在2n+l^C〈2(n+5)時，切換單元2314生 成用于指示使用加權(quán)圖案476的切換定時信息，在2n+lKC以上時，切換單 元2314生成用于指示4吏用加4又圖案475的切換定時信息。
另外，在接收對數(shù)似然比的計凄t值C為C<2(n-5)時，切換單元2314生 成用于指示使用加權(quán)圖案2313-5的切換定時信息，在2(n-5)SC<2n時，切換 單元2314生成用于指示使用加權(quán)圖案2313-6的切換定時信息，在2r^C時， 切換單元2314生成用于指示使用加權(quán)圖案2313-5的切換定時信息。
切換單元2314將這樣生成的切換定時信息輸出到行處理運算單元2312 和列處理運算單元2313。由此，行處理運算單元2312和列處理運算單元2313 能夠根據(jù)解碼端中使用的LDPC-CC校驗矩陣進行解碼處理。
sum-product解碼單元2310在重復進行規(guī)定次凄t的行處理和列處理后， 獲得事后對數(shù)似然比。
如上所述，本實施方式的接收裝置所采用的結(jié)構(gòu)包括sum-product解碼單 元2310,所述sum-product解碼單元2310根據(jù)切換定時信息，切換用于行處 理運算和列處理運算的加權(quán)圖案。由此，能夠?qū)崿F(xiàn)實施方式1中說明的、切 換加權(quán)圖案來進行編碼所獲得的碼字的sum-product解碼。另外，在本實施方式中，說明了通過圖5所示的校驗矩陣定義的
LDPC-CC,但本發(fā)明并不限于此，例如也可以為其他的存儲長度和加權(quán)圖案 的LDPC-CC。
另外，在本實施方式中，說明了與實施方式1的編碼器對應的接收裝置 和解碼器，但本發(fā)明并不限于此，例如對實施方式2的編碼器，也將切換定 時信息和加權(quán)圖案變更為與其對應的切換定時信息和加權(quán)圖案，從而能夠構(gòu) 成與實施方式2中說明的編碼器對應的接收裝置和解碼器。
本發(fā)明不局限于上述所有的實施方式，而是可以進行各種變更來實施。 例如，在上述實施方式中，主要說明通過編碼器和發(fā)送裝置來實現(xiàn)的情況， 但本發(fā)明并不限于此，也可以適用于通過電力線通信裝置來實現(xiàn)的情況。
另外，能夠?qū)⒃摼幋a方法和發(fā)送方法作為軟件來進行。例如，也可以將 進行上述編碼方法和通信方法的程序預先存儲在ROM(Read Only Memory, 只讀存儲器)中，通過CPU(Centml Processor Unit,中央處理器M吏該程序動作。
另外，也可以將進行上述編碼方法和發(fā)送方法的程序存儲在可通過計算 機讀取的存儲媒體中，將存儲在存儲媒體中的程序記錄在計算機的 RAM(Random Access Memory,隨機存儲器)中，根據(jù)該程序使計算機動作。
另外，本發(fā)明并不限于無線通信，不言而喻對電力線通信(PLC: Power Line Communication)、可見光通孑言和光通4言也才及為有用。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)，包括多個移位 寄存器；多個加權(quán)乘法單元，將權(quán)重乘以所述移位寄存器的輸出；mod2加法 器，對所述多個加權(quán)乘法單元的輸出進行mod2加法運算；比特數(shù)計數(shù)器， 對進行編碼的輸入比特的比特數(shù)進行計數(shù)；以及加權(quán)控制單元，根據(jù)所述比 特數(shù)，控制所述多個加權(quán)乘法單元的權(quán)重。
根據(jù)該結(jié)構(gòu)，能夠進行利用了 LDPC-CC校驗矩陣的LDPC-CC編碼。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元存儲以LDPC-CC校驗矩陣為基準的第一加權(quán)圖案、以及以變形了所述 LDPC-CC校驗矩陣所得的校驗矩陣為基準的第二加權(quán)圖案，在所述輸入比特 為信息序列時，使用所述第一加權(quán)圖案，在所述輸入比特為終止序列時，使 用所述第二加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，在輸入比特是信息序列和終止序列時，能夠切換移位寄存 器的加權(quán)值，所以在輸入比特是終止序列時，無i侖發(fā)送碼字序列的值如何，都將與發(fā)送碼字序列相乘的加權(quán)值設為0,能夠完成終止處理，從而能夠削 減發(fā)送的終止序列。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二加權(quán)
圖案為以將所述LDPC-CC校驗矩陣的各行的最右側(cè)的1變更為0所得的校 驗矩陣為基準的加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，在輸入比特為終止序列時，無論發(fā)送碼字序列的值如何， 能夠使與發(fā)送碼字序列相乘的加權(quán)值為0，從而能夠削減要發(fā)送的終止序列。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二加權(quán) 圖案為以將所述LDPC-CC校驗矩陣的各行的最右側(cè)的1向左移位到終止序 列的奇偶校驗中未使用的列所得的校驗矩陣為基準的加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，在終止序列解碼時，行方向上的1的數(shù)(行權(quán)重)不變，所 以能夠維持通過Sum-product解碼中的重復碼的解碼處理所獲得的編碼增益。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二加權(quán) 圖案為以將所述LDPC-CC校驗矩陣的各行的最右側(cè)的1在每行都向左移位 相同的數(shù)所得的校驗矩陣為基準的加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，進行存儲的加權(quán)圖案的種類較少。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二加權(quán) 圖案為以將所述LDPC-CC校驗矩陣中的、對應于校驗比特的行的1變更為0 所得的校驗矩陣為基準的加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，無論發(fā)送碼字序列的值如何，能夠使與發(fā)送碼字序列相乘 的加權(quán)值為0，從而能夠大幅度地削減要發(fā)送的終止序列。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)，還包括刪截單 元，在所述輸入比特為終止序列時，對所述終止序列的系統(tǒng)位進行刪截。
根據(jù)該結(jié)構(gòu)，在將終止序列設為例如其與接收端之間已知的零序列時， 對該零序列進行刪截，從而能夠抑制傳輸效率的下降。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元存儲多個以存儲長度不同的LDPC-CC校驗矩陣為基準的加權(quán)圖案，在 輸入比特為信息序列時，對越靠近所述信息序列的后部，使用存儲長度越小 的所述加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，在越靠近信息序列的后部，能夠使存儲長度越小而使終止 序列長度越短，從而能夠抑制傳輸效率的劣化。本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元存儲多個以編碼率不同的LDPC-CC校驗矩陣為基準的加權(quán)圖案，在所 述輸入比特為信息序列時，對越靠近所述信息序列的末端，使用編碼率越低 的所述加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，能夠在越靠近信息序列的后部，使編碼率越低，所以即使 削除了終止序列時，也能夠增強終止處理中的容錯性。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)，包括LDPC-CC編碼單元， 對輸入比特進4于LDPC-CC編碼；以及終止序列刪截單元，對LDPC-CC編碼 后的序列所包含的終止序列進行刪截。
根據(jù)該結(jié)構(gòu)，能夠削減終止序列發(fā)送量，從而能夠抑制傳輸效率的下降。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述終止序列刪截單元 在越靠近所述終止序列的后部，使進行刪截的比特的比例越多。
根據(jù)該結(jié)構(gòu)，在LDPC-CC編碼的終止處理中，能夠優(yōu)先地刪截對發(fā)送 碼字序列的影響度較少的終止序列的后部，從而能夠抑制接收信息序列的差 錯率特性的劣化，并且削減終止序列發(fā)送量。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述終止序列刪截單元 對全部所述終止序列進行刪截。
根據(jù)該結(jié)構(gòu)，在發(fā)送端與接收端之間將終止序列設為已知時，能夠大幅 度地削減終止序列發(fā)送量。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)，還包括第一緩沖器，存 儲所述終止序列刪截單元進行了刪截的終止序列，在從通信對方通知重發(fā)請 求時，發(fā)送所述第一緩沖器所存儲的終止序列。
根據(jù)該結(jié)構(gòu)，在通過LDPC-CC奇偶校驗而檢測出差錯的位置被識別為 是終止序列的位置時，能夠僅重發(fā)進行了刪截的終止序列，從而能夠抑制由 重發(fā)造成的傳輸效率的下降。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)，還包括第二緩沖器，位 于所述LDPC-CC編碼單元的前級而且存儲所述輸入比特。
根據(jù)該結(jié)構(gòu)，在請求重發(fā)時，能夠?qū)ο嗤陌l(fā)送信息序列，例如通過糾 錯能力較高的、不同的編碼率進行LDPC-CC編碼來發(fā)送，從而能夠提高在 通信對方的接收裝置正確地接收的比例。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二緩沖器將所述輸入比特的順序從后面開始依序重新排列。
根據(jù)該結(jié)構(gòu)，通過重新排列并存儲輸入比特的順序，在重發(fā)時，以與初 次發(fā)送時不同的序列順序被發(fā)送，所以能夠減少初次發(fā)送時受到差錯的影響 的比特再次出現(xiàn)差錯的比例。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述第二緩沖器將所述 輸入比特的順序從后面開始依序重新排列。
根據(jù)該結(jié)構(gòu)，使初次發(fā)送時容易受到差錯的影響的后部的比特在重發(fā)時
在前部進行LDPC-CC編碼，所以在重發(fā)時，能夠減少同一比特出現(xiàn)差錯的 概率。
本發(fā)明的發(fā)送裝置的一種形態(tài)所釆用的結(jié)構(gòu)，還包括信息序列分割單 元，將信息序列分割為兩個，由此取得第一信息序列和第二信息序列；外編 碼單元，對所述第二信息序列進行編碼；以及重新排列單元，重新排列所述 第一信息序列和外編碼后的所述第二信息序列的順序，所述LDPC-CC編碼 單元對來自所述重新排列單元的輸出比特進行LDPC-CC編碼。
根據(jù)該結(jié)構(gòu)，在將信息序列分割為前部和后部而取得兩個序列時，能夠 對在終止處理中容易受到差錯的影響的后部的信息序列進行外編碼，所以在 接收信息序列的后部發(fā)生了差錯時，能夠糾正該差錯，從而能夠抑制接收質(zhì) 量的劣化。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述外編碼單元進行低 密度奇偶校驗塊碼(LDPC-BC)編碼。
根據(jù)該結(jié)構(gòu)，能夠減小用于外編碼的電路規(guī)模，并且獲得較高的糾錯能力。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述重新排列單元重新 排列所述第一信息序列和編碼后的所述第二信息序列，以將通過所述外編碼 單元所獲得的奇偶校驗序列優(yōu)先地配置在前部。
根據(jù)該結(jié)構(gòu)，能夠?qū)⑼ㄟ^進行外編碼所獲得的外碼字序列的一部分優(yōu)先 地配置在發(fā)送信息序列的前部，所以能夠提高外編碼的編碼增益。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)，包括LDPC-CC編碼單元， 對輸入比特進行LDPC-CC編碼而生成發(fā)送碼字比特；以及刪截單元，對于 接收端的所述發(fā)送碼字比特的每個處理單位，使用第一刪截圖案和第二刪截 圖案對所述發(fā)送碼字比特進行刪截，所述第二刪截圖案為與所述第一刪截圖案相比，抽取較多的比特的圖案。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述刪截單元對所述發(fā) 送碼字比特的處理單位的開頭使用所述第一刪截圖案。
根據(jù)這些結(jié)構(gòu)，能夠在接收端(解碼端)進行BP解碼時所使用的校驗矩陣 中，削減造成不良影響的行的行數(shù)，從而能夠抑制接收質(zhì)量的劣化。
個夂。/J日3夂達衣且日3 一々T "I水川日'、J 吉々'~刀，"I liL:wj截半7L只亇戶/r迷發(fā) 送碼字比特的處理單位的后部使用所述第一刪截圖案。
根據(jù)該結(jié)構(gòu)，在BP解碼處理期間的前部和后部雙方中包含傳播可靠度 的校驗矩陣的行，所以能夠有效地傳播可靠度。
本發(fā)明的發(fā)送裝置的一種形態(tài)所采用的結(jié)構(gòu)為，所述刪截單元基于接收 端的BP(Belief Propagation)解碼處理單位時間與所述發(fā)送碼字比特的處理單 位的定時，將所述第一刪截圖案和所述第二刪截圖案分配給所述發(fā)送碼字比 特的處理單位，以使在所述BP解碼處理單位時間內(nèi)包含多個使用所述第一 刪截圖案的所述發(fā)送碼字比特。
根據(jù)該結(jié)構(gòu)，在BP解碼處理期間中，通過傳播可靠度的校驗矩陣的行 來增加能夠進行解碼的范圍，從而能夠有效地傳播可靠度。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元存儲多個以存儲長度不同的LDPC-CC校驗矩陣為基準的加權(quán)圖案，'在 對越靠近所述輸入比特的開頭部和所述輸入比特的后部進行編碼時，使用存 儲長度越小的所述加權(quán)圖案。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元存儲多個以多個多項式為基準的加權(quán)圖案，對所述輸入比特的第一個比 特進行編碼時使用以所述多個多項式中存儲長度最小的多項式為基準的所述 加權(quán)圖案，對所述輸入比特的最終比特進行編碼時使用以所述多個多項式中 存儲長度最小的多項式為基準的所述加權(quán)圖案。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)，還包括調(diào)節(jié)比 特附加單元，將與所述輸入比特的數(shù)和所述多項式的數(shù)對應的數(shù)的已知比特， 附加在所述輸入比特的后部。
本發(fā)明的LDPC-CC編碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述加權(quán)控制 單元對所述輸入比特的最終比特進行編碼時使用以所述多個多項式中存儲長 度最小的LDPC-CC校驗矩陣為基準的加權(quán)圖案。根據(jù)這些結(jié)構(gòu)，能夠減少LDPC-CC的編碼的開始時和結(jié)束時的狀態(tài)數(shù)， 從而能夠減小進行編碼和解碼所需的運算量和處理延遲時間。
本發(fā)明的LDPC-CC解碼器的一種形態(tài)為對低密度奇偶校驗巻積碼進行 解碼的LDPC-CC解碼器，所迷LDPC-CC解碼器所采用的結(jié)構(gòu)，包括矩陣 運算器，具有以LDPC-CC校驗矩陣為基準的多個加權(quán)圖案；以及切換單元， 基于加權(quán)圖案切換定時，切換所述多個加權(quán)圖案。
根據(jù)該結(jié)構(gòu)，能夠根據(jù)LDPC-CC校驗矩陣，對使用該LDPC-CC校驗矩 陣來進行編碼所獲得的LDPC-CC碼字進行解碼。
本發(fā)明的LDPC-CC解碼器的一種形態(tài)所采用的結(jié)構(gòu)為，所述切換單元 包括加權(quán)切換定時計算單元，對接收對數(shù)似然比的數(shù)進行計數(shù)，使用該計 數(shù)值和發(fā)送信息序列長度，計算所述加權(quán)圖案切換定時。
根據(jù)該結(jié)構(gòu)，即使在LDPC-CC校驗矩陣的加權(quán)圖案切換時，也能夠根 據(jù)該LDPC-CC校驗矩陣，對LDPC-CC碼字進行解碼。
2007年7月12日提交的特愿第2007-183492號、2007年12月28曰提 交的特愿第2007-339913號、以及2008年7月8日提交的特愿第2008-178241 號的日本專利申請所包含的說明書、說明書附圖以及說明書摘要的公開內(nèi)容 全部引用于本申請。
工業(yè)實用性
本發(fā)明的低密度奇偶校驗巻積碼(LDPC-CC)編碼器和發(fā)送裝置能夠削減 進行LDPC-CC編碼和解碼所需的終止序列的量，抑制傳輸效率的劣化，并 且進行糾錯編碼和解碼，對使用LDPC-CC編碼進行糾錯編碼的LDPC-CC編 碼器和LDPC-CC解碼器等極為有用。
權(quán)利要求
1.低密度奇偶校驗卷積碼編碼器，包括多個移位寄存器；多個加權(quán)乘法單元，將權(quán)重乘以所述移位寄存器的輸出；邏輯異或運算器，對所述多個加權(quán)乘法單元的輸出進行邏輯異或運算；比特數(shù)計數(shù)器，對進行編碼的輸入比特的比特數(shù)進行計數(shù)；以及加權(quán)控制單元，根據(jù)所述比特數(shù)，控制所述多個加權(quán)乘法單元的權(quán)重。
2. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器， 所述加權(quán)控制單元存儲以低密度奇偶校驗巻積碼校驗矩陣為基準的第一加權(quán)圖案、以及以變形了所述低密度奇偶校驗巻積碼校驗矩陣所得的校驗矩 陣為基準的第二加權(quán)圖案，在所述輸入比特為信息序列時，使用所述第一加 權(quán)圖案，在所述輸入比特為終止序列時，使用所述第二加權(quán)圖案。
3. 如權(quán)利要求2所述的低密度奇偶校驗巻積碼編碼器， 所述第二加權(quán)圖案是以將所述低密度奇偶校驗巻積碼校驗矩陣的各行的最右側(cè)的1在每行都向左移位相同的數(shù)所得的校驗矩陣為基準的加權(quán)圖案。
4. 如權(quán)利要求2所述的低密度奇偶校驗巻積碼編碼器， 所述第二加權(quán)圖案是以將所述低密度奇偶校驗巻積碼校驗矩陣的各行的最右側(cè)的1變更為O所得的校驗矩陣為基準的加權(quán)圖案。
5. 如權(quán)利要求2所述的低密度奇偶校驗巻積碼編碼器， 所述第二加權(quán)圖案是以將所述低密度奇偶校驗巻積碼校驗矩陣的各行的準的加權(quán)圖案。
6. 如權(quán)利要求2所述的低密度奇偶校驗巻積碼編碼器， 所述第二加權(quán)圖案是以將所述低密度奇偶校驗巻積碼校驗矩陣中的、對應于校驗比特的行的1變更為O所得的校驗矩陣為基準的加權(quán)圖案。
7. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器， 還包括刪截單元，在所述輸入比特為終止序列時，對所述終止序列的系統(tǒng)位進 行刪截。
8. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器，所述加權(quán)控制單元存儲多個以存儲長度不同的低密度奇偶校驗巻積碼校 驗矩陣為基準的加權(quán)圖案，在所述輸入比特為信息序列時，對越靠近所述信 息序列的后部，使用存儲長度越小的所述加權(quán)圖案。
9. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器，所述加權(quán)控制單元存儲多個以編碼率不同的低密度奇偶校驗巻積碼校驗 矩陣為基準的加權(quán)圖案，在所述輸入比特為信息序列時，對越靠近所述信息 序列的末端，使用編碼率越低的所述加權(quán)圖案。
10. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器，所述加權(quán)控制單元存儲多個以存儲長度不同的低密度奇偶校驗巻積碼校 驗矩陣為基準的加權(quán)圖案，在對越靠近所述輸入比特的開頭部和所述輸入比 特的后部進行編碼時，使用存儲長度越d 、的所述加權(quán)圖案。
11. 如權(quán)利要求1所述的低密度奇偶校驗巻積碼編碼器， 所述加權(quán)控制單元存儲多個以多個多項式為基準的加權(quán)圖案，對所述輸入比特的第 一個比特進行編碼時使用以所述多個多項式中存儲長度最小的多 項式為基準的所述加權(quán)圖案，對所述輸入比特的最終比特進行編碼時使用以 所述多個多項式中存儲長度最小的多項式為基準的所述加權(quán)圖案。
12. 如權(quán)利要求11所述的低密度奇偶校驗巻積碼編碼器， 還包括調(diào)節(jié)比特附加單元，將與所述輸入比特的數(shù)和所述多項式的數(shù)對應的數(shù) 的已知比特附加在所述輸入比特的后部。
13. 如權(quán)利要求11所述的低密度奇偶校驗巻積碼編碼器， 所述加權(quán)控制單元對所述輸入比特的最終比特進行編碼時使用以所述多個多項式中存儲長度最小的低密度奇偶校驗巻積碼校驗矩陣為基準的加權(quán)圖 案。
14. 低密度奇偶校驗巻積碼解碼器，對低密度奇偶校驗巻積碼進行解碼， 所述低密度奇偶校驗巻積碼解碼器包括矩陣運算器，具有以低密度奇偶校驗巻積碼校驗矩陣為基準的多個加權(quán) 圖案；以及切換單元，基于加權(quán)圖案切換定時，切換所述多個加權(quán)圖案。
15. 如權(quán)利要求14所述的低密度奇偶校驗巻積碼解碼器， 所述切換單元包括加權(quán)切換定時計算單元，對接收對數(shù)似然比的數(shù)進行計數(shù)，使用該計數(shù) 值和發(fā)送信息序列長度，計算所述加權(quán)圖案切換定時。
全文摘要
公開了削減進行LDPC-CC(Low-Density Parity-Check ConvolutionalCodes低密度奇偶校驗卷積碼)編碼和解碼所需的終止序列的量，抑制傳輸效率的劣化，并且進行糾錯編碼和糾錯解碼的LDPC-CC編碼器和LDPC-CC解碼器。在LDPC-CC編碼器(400)中，加權(quán)控制單元(470)存儲以LDPC-CC校驗矩陣(100)為基準的加權(quán)圖案(475)以及以變形了LDPC-CC校驗矩陣(100)所得的校驗矩陣(300)為基準的加權(quán)圖案(476)，在輸入比特為信息序列時，使用加權(quán)圖案(475)，在輸入比特為終止序列時，使用使與校驗比特v_2，t相乘的加權(quán)值為0的加權(quán)圖案(476)，控制與多個移位寄存器(410-1至410-M以及430-1至430-M)的輸出相乘的權(quán)重。
文檔編號H03M13/19GK101689866SQ20088002151
公開日2010年3月31日 申請日期2008年7月11日 優(yōu)先權(quán)日2007年7月12日
發(fā)明者岡村周太, 折橋雅之, 村上豐 申請人:松下電器產(chǎn)業(yè)株式會社