專利名稱：一種可用于高速率頻率除法器的超高速電平/邊沿觸發(fā)器的制作方法
技術(shù)領域：
本發(fā)明涉及一種基于動態(tài)阻性負載和感性并聯(lián)負載的高速電平/邊沿觸發(fā)器。這 個觸發(fā)器可用于各種超高頻領域。例如若應用于鎖相環(huán)中的頻率除法器，該除法器可以工 作在IOG以上的頻率，并且較易在常規(guī)的亞微米CMOS工藝中實現(xiàn)。
背景技術(shù)：
10Gb/s,40Gb/s SONET以及UWB通訊等寬帶網(wǎng)絡的發(fā)展提出了這樣的問題有沒 有可能把這些電路包括高速前端電路集成到廉價的主流數(shù)字CMOS工藝中去。在這些高速 電路中，作為網(wǎng)絡子系統(tǒng)的重要元件高速頻率除法器例如翻轉(zhuǎn)觸發(fā)器(TFF)等是最具代表 性的，可用來衡量頻率除法器能達到的最高速率?；诜D(zhuǎn)觸發(fā)器(TFF)的除法器(也叫做1/2頻率除法器)通常是由兩個相同的 主從電平觸發(fā)器組成的負反饋電路(圖1)。在時鐘頻率的作用下，這兩個電平觸發(fā)器交替 工作于取樣/翻轉(zhuǎn)和鎖存模式。電平觸發(fā)器的制成取決于可用的有源器件的類型，但是由 一個差分對和一個正反饋對組成的電流引導結(jié)構(gòu)，無論基于三極管還是CMOS的技術(shù)，都可 以達到較高的速度(圖2)。通常這種結(jié)構(gòu)可以工作于低于5G的頻率。高速CMOS除圖2電 路亦可以使用動態(tài)電平觸發(fā)器。圖3與圖4給出了兩個例子。在圖3中，前兩個反相器功 能相當于由CLK和■控制的動態(tài)觸發(fā)器，第三個反相器則構(gòu)成了負反饋網(wǎng)絡。圖4是一 個基于真實單-相位時鐘(TSPC)結(jié)構(gòu)的高速除法器。這些電路的普遍缺點是在可接受的 功耗下它們?nèi)匀粺o法工作在極高的頻率，比如lOGHg。例如，用標準數(shù)字CM0S(0. 25um)工 藝來設計5G以上的除法器是很難實現(xiàn)的。限制傳統(tǒng)除法器速度的關鍵問題在于它的負載 (Rl)，無論是電阻還是有源器件。在設計中的兩難處境，一方面，小的&才能保證在取樣模 式下能夠獲得小的RC時間常數(shù)，但是在另一方面，在鎖定模式下需要一個大的&來保證輸 出信號差分幅度足夠大以便驅(qū)動另一個觸發(fā)器。然而，大的&減小了觸發(fā)器的帶寬(大約 是1/RC)，從而減慢了觸發(fā)器的速度。從以上論述看出，在鎖定模式下觸發(fā)器仍然需要一個 較大的帶寬。

發(fā)明內(nèi)容
為了克服上述各種觸發(fā)器存在的不足，本發(fā)明提供了一種可用于頻率除法器的超 高速電平/邊沿觸發(fā)器。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是一種可用于頻率除法器的超高速電 平/邊沿觸發(fā)器，其特征是它由以下部分組成一個時鐘差分對(M1，M2)，一個取樣對(M3， M4)，一個保持對(M5，M6)，一個柵極連接到時鐘信號的PMOS動態(tài)負載對(M7，M8)和一對與 負載電阻(R1，R2)串聯(lián)的電感(L1，L2)。所述負載電阻(R1，R2)也可為電感(L1，L2)的寄 生電阻；所述電感(Li，L2)也可用等效有源電路構(gòu)成。本發(fā)明提出的電平/邊沿觸發(fā)器可應用于高速除法器，它擁有差分結(jié)構(gòu)并可以丁 作在IOGHg以上的頻率，并且用普通的數(shù)字亞微米CMOS工藝即可實現(xiàn)。本文提出的電路在寬帶光纖通訊、UWB無線系統(tǒng)、廣播和GPS等高速通信系統(tǒng)中有著廣闊的應用前景。


下面結(jié)合附圖和實施例對本發(fā)明進一步說明。
圖1是常規(guī)的基于翻轉(zhuǎn)觸發(fā)器TFF的頻率除法器。
圖2是常規(guī)的差分電平觸發(fā)器。
圖3是常規(guī)的基于動態(tài)觸發(fā)器的除法器。
圖4是常規(guī)的基于真實單向相位時鐘(TSPC)的除法器。
圖5是本發(fā)明提出的高速差分結(jié)構(gòu)觸發(fā)器
圖6是有源電感。
圖7是圖6的等效電路。
圖8是本發(fā)明觸發(fā)器基于有源電感和時鐘控制的動態(tài)負載相并聯(lián)的觸發(fā)器。
圖9是本發(fā)明只基于有源電感的觸發(fā)器。
圖10是本發(fā)明只基于無源電感的觸發(fā)器。
具體實施例方式如圖5所示的一種可用于頻率除法器的超高速電平/邊沿觸發(fā)器，它由以下部分 組成一個時鐘差分對(Ml，M2)，一個取樣對(M3，M4)，一個保持對(M5，M6)，一個柵極連接 到時鐘信號的PMOS動態(tài)負載對(M7，M8)和一對與負載電阻(R1，R2)串聯(lián)的電感(L1，L2)。 所述負載電阻(R1，R2)也可為電感(L1，L2)的寄生電阻；所述電感(L1，L2)也可用等效有 源電路構(gòu)成。在取樣模式下，PMOS的低阻抗保證了一個小的時間常數(shù)，從而實現(xiàn)了高速充放電。 在鎖定保持模式下，PMOS管子處于關閉狀態(tài)，電感既抵消了部分寄生負載電容也提供了一 個大的負載阻抗，從而提高了增益并獲得了較大的驅(qū)動信號。正確選擇電感值可以使觸發(fā) 器的帶寬擴大約70%。對于寬帶應用，觸發(fā)器僅需要中等品質(zhì)的電感，通常普通的片內(nèi)電感就足夠了。然 而片內(nèi)無源電感占用的芯片面積都較大。所以對于價格敏感的產(chǎn)品，無源電感可以用圖6 中的有源電感取代。這個有源電感由NMOS管和柵極電阻Rg組成。圖7是它的等效電路圖。 在低頻區(qū)，這個有源電感表現(xiàn)為柵極-漏極連接的MOS管，它的阻抗大約等于l/gm。在高頻 段，Rg和Cgs組成的低通濾波器切斷了柵極_漏極連接，使得電路的阻抗提高，就像一個電 感。在非常高的頻率，大約&，阻抗升到了極限，并開始下降?？梢宰C明當Rg> l/gm，阻抗就 在一定的頻率范圍內(nèi)變?yōu)楦行缘?，并且與l/gm的阻抗是串聯(lián)的，其電感值為L = RgCgs/gm。 注意通過控制Rg，感值可以很方便地控制，并保持串聯(lián)電阻l/gm不變。在不超過大約fT/2 的頻率范圍內(nèi)，這個有源電感都是有效的。對比無源電感，有源電感占用面積更小，更適用 于單片集成電路，但是有源電感也制造更多噪聲和有一個大的DC壓降，這在低電壓設計中 可能會是個問題。圖8顯示了本文提出的基于有源電感與時鐘控制的動態(tài)負載并聯(lián)的觸發(fā)器結(jié)構(gòu)。 圖9和圖10顯示了另外兩個版本的設計，它們的動態(tài)負載已經(jīng)被移除了。與圖8不同的是 它們的電感負載在取樣和保持模式下都發(fā)揮作用。這個電路的優(yōu)點在于它對于時鐘信號的共模電壓不敏感，但它的帶寬相對于圖5和圖8電路要小一些。
權(quán)利要求
一種可用于高速率頻率除法器的超高速電平/邊沿觸發(fā)器，其特征是它由以下部分組成一個時鐘差分對(M1，M2)，一個取樣對(M3，M4)，一個保持對(M5，M6)，一個柵極連接到時鐘信號的PMOS動態(tài)負載對(M7，M8)和一對與負載電阻(R1，R2)串聯(lián)的電感(L1，L2)。
2.根據(jù)權(quán)利要求1所述的可用于高速率頻率除法器的超高速電平/邊沿觸發(fā)器，其特 征是所述負載電阻(Rl，R2)也可為電感(Li，L2)的寄生電阻。
3.根據(jù)權(quán)利要求1所述的可用于高速率頻率除法器的超高速電平/邊沿觸發(fā)器，其特 征是所述電感(L1，L2)也可由等效有源電路構(gòu)成。
全文摘要
本發(fā)明涉及一種基于動態(tài)阻性負載和感性并聯(lián)負載的高速電平/邊沿觸發(fā)器。它由以下部分組成一個時鐘差分對(M1，M2)，一個取樣對(M3，M4)，一個保持對(M5，M6)，一個柵極連接到時鐘信號的PMOS動態(tài)負載對(M7，M8)和一對與負載電阻(R1，R2)串聯(lián)的電感(L1，L2)，所述負載電阻(R1，R2)也可為電感(L1，L2)的寄生電阻。本發(fā)明提出的電平/邊沿觸發(fā)器可應用于超高速除法器，它擁有差分結(jié)構(gòu)并可以工作在10G以上的頻率，并且用普通的數(shù)字亞微米CMOS工藝即可實現(xiàn)。本文提出的電路在寬帶光纖通訊、UWB無線系統(tǒng)、廣播和GPS等高速通信系統(tǒng)中有著廣闊的應用前景。
文檔編號H03K21/38GK101908882SQ200910035400
公開日2010年12月8日 申請日期2009年9月22日 優(yōu)先權(quán)日2009年9月22日
發(fā)明者孫禮中 申請人:蘇州科山微電子科技有限公司