專利名稱：數(shù)字模擬轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的標的物通常涉及數(shù)字模擬轉(zhuǎn)換器。
背景技術(shù)：
數(shù)字模擬轉(zhuǎn)換器(DAC)是一種用于將數(shù)字代碼轉(zhuǎn)換為模擬信號的裝置。舉例來說，DAC可將8位的數(shù)字信號轉(zhuǎn)換為具有表示數(shù)字代碼的振幅的輸出電壓或電流。DAC的兩個共用實例是"R-串"DAC及"R-2R梯形"DAC。另一實例是并聯(lián)電阻器架構(gòu)(PRA) DAC。 PRA-DAC勝過"R-串"DAC及"R-2R梯形"DAC的優(yōu)點包含與"R-2R梯形"DAC相比，PRA-DAC具有恒定的輸出阻抗及固有的單調(diào)性。
當輸入(例如，數(shù)字代碼)改變時，DAC的輸出(例如，模擬信號)在稱為穩(wěn)定時間的延遲后穩(wěn)定到一個值。所述穩(wěn)定時間取決于所述DAC的輸出電阻Rout及在所述DAC輸出處的電容性負載CL。明確來說，所述穩(wěn)定時間取決于可由Rout與CL的乘積界定的時間常數(shù)。所述穩(wěn)定時間可限制所述DAC的轉(zhuǎn)換速度。

發(fā)明內(nèi)容
本發(fā)明揭示一種PRA-DAC。所述PRA-DAC可操作以增加其轉(zhuǎn)換速度。PRA-DAC的優(yōu)點是其轉(zhuǎn)換速度可增加而(i)不影響電阻器匹配，由此維持PRA-DAC的線性；及(ii)不增加精細穩(wěn)定周期期間的功率消耗。


圖1是圖解說明實例性PRA-DAC的示意性電路圖。
圖2是包含圖1的PRA-DAC中的可調(diào)整電阻元件的實例性電阻值的圖示。圖3是圖解說明實例性穩(wěn)定時間的圖示。在各圖式中，相同的參考符號指示相同的元件。
具體實施例方式
,翔絲尸/L4-D」C
圖1是圖解說明實例性PRA-DAC 100的示意性電路圖。在此實例中，PRA-DAC100是接收具有N個位的數(shù)字輸入D (例如，do、山、…、dN.。的N位DAC?；谒邮盏腄， PRA-DAC 100產(chǎn)生模擬電壓輸出Vout。在一個實例中，Vout可隨D單調(diào)地增加。例如，如果D,〉D2，那么VoutD1>VoutD2。
PRA-DAC 100包含電阻網(wǎng)絡(luò)。所述電阻網(wǎng)絡(luò)包含2W組并聯(lián)電阻元件110。在一些實施方案中，電容性負載CL可在PRA-DAC100的輸出處耦合到所述電阻網(wǎng)絡(luò)。在此實例中，所述組并聯(lián)電阻元件110中的每一者包含電阻元件RA及電阻元件RB。所述組并聯(lián)電阻元件110具有大致相同的電阻R = RA + RB。所述組并聯(lián)電阻元件中的一者110a連接到接地GND。所述組并聯(lián)電阻元件中的2N-1者110b耦合到第一開關(guān)網(wǎng)絡(luò)。所述第一開關(guān)網(wǎng)絡(luò)包含開關(guān)S1、 S2、…、S2N-1。 Sl到S2"-1可控制所述2W-1組并聯(lián)電阻元件110b連接到參考電壓Vref或連接到GND。
Sl到S2N-1基于由解碼器120產(chǎn)生的控制字連接所述組并聯(lián)電阻元件110b。舉例來說，Sl到S2^1可經(jīng)配置以使得如果接收到表示邏輯1的控制信號那么開關(guān)將連接的電阻器連接到Vref;且如果接收到表示邏輯0的控制信號那么所述開關(guān)將所述連接的電阻器連接到GND。還可使用其它參考電平。在一些實施方案中，開關(guān)可以是經(jīng)加偏壓以起開關(guān)一樣的作用的晶體管?？赡苡衅渌鼘嵤┓桨?。
解碼器120基于所接收的D產(chǎn)生2N-1位控制字。在一些實施方案中，所述控制字中的每一控制位對應(yīng)于開關(guān)S1到S2^1中的一者?；谒鰧?yīng)控制位，S1到S21^1可將所述組并聯(lián)電阻元件110b連接到Vref或GND。在一些實施方案中，所述控制字可以是D的經(jīng)解碼的表示。對于給定D (例如，D為0與2N-1之間的整數(shù))，2N-1個控制位中的D者可處于邏輯1且所述控制位中的2N-D者可處于邏輯0。在一些實施方案中，由于解碼器120經(jīng)配置以產(chǎn)生所述2^1個控制信號中處于邏輯1的D者，因
此所述組并聯(lián)電阻元件110中的D者連接到Vref且2N-D個電阻器連接到GND。
因此，PRA-DAC 100可基于連接到Vref的所述組并聯(lián)電阻元件110與連接到GND的所述組并聯(lián)電阻元件110之間的分壓產(chǎn)生Vout。在一些實施方案中，Vref與Vout
之間的等效電阻大約為S ，且Vout與GND之間的等效電阻大約為^F^ 。 PRA-DAC100可根據(jù)以下方程式基于D (Vout (D))產(chǎn)生Vout:一李Z)學(xué)
PRA-DAC 100可產(chǎn)生相對于D大致單調(diào)的Vout (D)。舉例來說，當D以1遞增(例如，從D遞增到D+1)時，將額外電阻元件連接到Vref。因此，Vout (D)小于Vout(D+l)。在一些實施方案中，PRA-DAC 100的單調(diào)性質(zhì)大致獨立于所述組并聯(lián)電阻元件110的匹配質(zhì)量。舉例來說，如果所述組并聯(lián)電阻元件110匹配不佳，從而導(dǎo)致跨越所述組并聯(lián)電阻元件110的高度變化的電阻，那么PRA-DAC 100的所述單調(diào)性質(zhì)仍可大致保持，因為仍有較多的電阻連接到Vref。
如圖所示，PRA-DAC 100從Vref汲取參考電流Iref。在此實例中，Iref首先從Vref處的節(jié)點穿過D組并聯(lián)電阻元件110流到Vout處的節(jié)點，且接著從Vout穿過2N-D組并聯(lián)電阻元件110流到GND。取決于D， Iref (D)可表達為= S 阿-一, A ，且
2W —￡)
7 。
根據(jù)以上方程式，Iref (D)可表達為:
2W _D 。
通過重排以上方程式，Iref (D)可表達為 /^/(李".(2w—").M，或
/re/(D) = Z).(2w_D).，，其中Z朋-^。
應(yīng)注意，Iref (D)是取決于D的二階多項式。Iref (D)在D岣時具有最小值。
Iref (D)的所述最小值為 /國=耐(D = 0) = 0 。
在中間標度(2N")時，Iref (D)增加到最大值。Iref (D)的所述最大值為 / = = 2W-') = 2W-2. ^ = 22A/-2.，。
max ■/ V / 7 o
在中間標度之后，Iref (D)對稱地減少到
PRA-DAC IOO在D處的輸出電阻(Rout (D))包含與2W -D并聯(lián)的電阻^ 。
解所述等效電阻，Rout (D)可表達為 2 ，其中Rout獨立于D。
凝定霸i存炎速度
當D改變時，V0Ut (D)在稱為穩(wěn)定時間tsETTLE的延遲之后穩(wěn)定到一個值(例如，
D 翌
終值)。舉例來說，當Vout (D)與'7相差小于J (例如，
T, …、W、 潔
2 2 )時，可認為Vout (D)已穩(wěn)定到其終值。
由于PRA-DAC 100的轉(zhuǎn)換速度fs (例如，D的改變速率)取決于tSETIXE，因此
1 r —丄
fs不會大于^"^。舉例來說，取決于D的改變速率，A (例如，D的周期)時
D 翌
的Vout (D)可與'7相差大于J (例如:
fs的最大值可表達為 1
腸"Z))-(D學(xué))
雄
>
2 )。因此，
力
6如先前所解釋，tsETTw取決于^f 。 ^(可表達為
r脅.=腸？. C￡ = f . c丄
對于一階系統(tǒng)，V0Ut (D)以指數(shù)方式穩(wěn)定且可表達為
Fow"0 = Fo W = 0) + [Fo褲=oo) _ Fo褲=O)]. [1 — exp(--)]
^r爐'時的V0Ut (t)可表達為 表達式[l]
= r)=Fo褲=0) +『o褲=o)) - = O)]. [1 - exp(-^^)]
通過簡化，"^(h^f)可表達為
0 = z"臟)《腸"f = 0) + 0.63. = oo) - Fb褲=O)]。
對于一階系統(tǒng)，tsETTXE與^W:之間的關(guān)系也可取決于N。同樣地，當Vout (D)
與化，相差小于，時，可認為Vout (D)已穩(wěn)定到其終值。此條件還可表達為: 表達式[2]
為:
通常，^n</ = 0) = 0i^^(f = oo) = ^e/。通過使用表達式[l]， Vout (t)可表達 表達式[3]
Fo《)=Fre/. [1 - exp(-~^)]
通過使用表達式[3]及表達式[2]，所述條件可表達為
^/-W/.[l_eXp(-^m)]〈紫，或
通過使用納皮爾(neperian)對數(shù)，所述條件可表達為: ln[exp(-^m)]〈ln[;]，或
<-(7V + l).ln(2)
因此，所述條件可表達為
■SETTLE
tSETTLE > (iV +1). ln(2) i ow/ C丄，或
tsETTLE〉(iV + l).ln(2).^C丄，絲尸W-A4C游織淑
如先前所論述，fs取決于tsETTLE， tsETTLE取決于^C，且^C取決于R0Ut。因此，
可通過減小PRA-DAC 100的Rout來減小tSETTLE。永久地減小Rout可導(dǎo)致可與Rout 的減小成比例的增加的功率消耗。此外，舉例來說，減小所述PRA-DAC中的電阻元 件的電阻可降低電阻器匹配(例如，匹配所述組并聯(lián)電阻元件110中的實際電阻值， 包含RA及RB的實際電阻值)的質(zhì)量。舉例來說，在各種實施例中，電阻器RA (例 如，耦合到S1的RA、耦合到S2的RA及耦合到S3的RA等等)的實際電阻值優(yōu)選 地被匹配或是大致相同的值。作為另一實例，電阻器RB (例如，耦合到S1'的RB、 耦合到S2'的RB及耦合到S3'的RB等等)的實際電阻值優(yōu)選地被匹配或是大致相 同的值。
如果所述電阻元件的電阻減小，那么所述電阻器匹配可變得(例如)較易受寄生 電阻(例如，電阻器之間的開關(guān)及金屬布線的寄生電阻)的影響。由于所述組并聯(lián)電 阻元件110的實際電阻可能不是大致相同的值，因此(例如)連接到Vref的所述組并 聯(lián)電阻元件110之間的分壓可變化，由此影響Vout。由于PRA-DAC 100的線性取決 依于所述電阻器匹配，因此所述線性可減小。
參照圖1， PRA-DAC 100可操作以暫時減小Rout。在解碼器120處接收的第一輸 入信號Pffll (例如，時鐘信號)可設(shè)定fs。所述組并聯(lián)電阻元件110中的電阻元件 RA可耦合到第二開關(guān)網(wǎng)絡(luò)。所述第二開關(guān)網(wǎng)絡(luò)包含開關(guān)S0' 、Sl' 、S2' 、*"、S(2N-1)'。 所述第二開關(guān)網(wǎng)絡(luò)可操作以響應(yīng)于第二輸入信號PHI2而短接電阻元件RA。舉例來說， 當PHI2為高(例如，由邏輯l表示)時，所述第二開關(guān)網(wǎng)絡(luò)可短接電阻元件RA?；?者，當PHI2為低(例如，由邏輯0表示)時，所述第二開關(guān)網(wǎng)絡(luò)斷開?？墒褂闷渌?參考電平。
當所述第二開關(guān)網(wǎng)絡(luò)斷開時，所述組并聯(lián)電阻元件110具有電阻R^RA+RB。短 接電阻元件RA致使所述組并聯(lián)電阻元件110具有電阻R二 RB。由于i o^(D)-^，
因此R0Ut減小。因此，^C及tsET幾E減小，且fs可增加。
圖2是包含圖1的PRA-DAC中的可調(diào)整電阻元件的實例性電阻值的圖示200。 圖示200還包含用于操作(例如，斷開及閉合)圖1的S1到S2N-1的控制信號S。如
圖2中所示，PHI1可用于暫時減小Rout。
PHI2可取決于PHIl。明確地說，PHI2在PHI1的時鐘周期的第一部分內(nèi)可以是 高的。所述第一部分可對應(yīng)于粗略穩(wěn)定周期，其中R:B。在粗略穩(wěn)定期間，Vout(t)
因?qū)?yīng)的時間常數(shù)^^=^|^而穩(wěn)定。PHI2的第一部分之后可跟隨有PHI1的所述
時鐘周期的第二部分，其中PHI2是低的。所述第二部分對應(yīng)于精細穩(wěn)定周期，其中R
=RA+RB。在精細穩(wěn)定期間，Vout (t)因?qū)?yīng)的時間常數(shù)2=^^而穩(wěn)定。
由于R0Ut在PHI1的所述時鐘周期的第一部分期間暫時減小，因此^C及tsETTLE可在PHIl的所述時鐘周期的第一部分期間減小。此外，由于R可在PHIl的所述時鐘 周期的第二部分期間等于(RA+RB)，因此PRA-DAC 100的線性可在PHI1的所述時 鐘周期的第二部分期間得以維持。此外，PRA-DAC 100的增加的功率消耗可限制在 PHI1的所述時鐘周期的第一部分。
圖3是圖解說明實例性穩(wěn)定時間的圖示300。明確地說，圖3圖解說明其中
^5 =丄^的PRA-DAC的實例性穩(wěn)定時間。因此，r^c:^^:且 2 2 , C丄
= 。當Rout暫時減小時，Vout在 7,時穩(wěn)定到終值的大約63%
(例如，如由曲線310所圖解說明)，此比Rout未暫時減小時(例如，如由曲線320
在f"爐"時所圖解說明)快大約三倍。另夕卜，當Rout暫時減小時，tSETTLE1<tSETTLE2。
在所述實例中，己配置PHI2以使粗略穩(wěn)定周期等于^^。在粗略穩(wěn)定之后，跟 隨其后的精細穩(wěn)定周期對應(yīng)于^,2。在一些實施方案中，可產(chǎn)生PHI2以使PHI2在 PHI1的整個時鐘周期內(nèi)是高的。可能有其它配置。
盡管上文描述了 PRA-DAC的一個實施方案(例如，圖1的PRA-DAC 100)，但 也可能有其它實施方案。舉例來說，PRA-DAC可包含允許所述PRA-DAC暫時減小 Rout的其它架構(gòu)。舉例來說，可使用其它類型的電阻元件(例如，晶體管)。作為另 一實例，PRA-DAC的電阻元件可以是可調(diào)整電阻元件(例如，可變電阻器)。作為 另一實例，圖1的所述組并聯(lián)電阻元件110可替代地包含并聯(lián)的切換的電阻器。
本文已描述本發(fā)明的若干實施方案。然而，應(yīng)理解，可對本發(fā)明做出各種修改， 其并不背離本發(fā)明的精神及范圍。因此，其它實施方案歸屬于以上權(quán)利要求書的范圍 內(nèi)。
權(quán)利要求
1、一種數(shù)字模擬轉(zhuǎn)換器(DAC)，其包括電阻網(wǎng)絡(luò)，其包含一組電阻元件，所述電阻網(wǎng)絡(luò)具有第一電阻及第二電阻，所述第一電阻用于至少由電容性負載及所述第一電阻確定的所述DAC的穩(wěn)定時間的第一部分，所述第二電阻用于至少由所述電容性負載及所述第二電阻確定的所述DAC的所述穩(wěn)定時間的第二部分，其中所述第二電阻大于所述第一電阻；及第一開關(guān)網(wǎng)絡(luò)，其耦合到所述組電阻元件且可操作以響應(yīng)于第一輸入信號及控制信號而從所述組電阻元件中選擇一個或一個以上電阻元件。
2、 如權(quán)利要求1所述的DAC，其中所述第二部分跟隨在所述第一部分之后。
3、 如權(quán)利要求1所述的DAC，其中所述組電阻元件包含若干子組電阻元件，所述子組電阻元件各自包含串聯(lián)耦合到第二電阻元件的第一電阻元件，所述第二電阻元件并聯(lián)耦合到第二開關(guān)網(wǎng)絡(luò)，所述第二開關(guān)網(wǎng)絡(luò)可操作以接收第二輸入信號且在所述穩(wěn)定時間的所述第一部分內(nèi)短接所述第二電阻元件。
4、 如權(quán)利要求1所述的DAC，其中所述組電阻元件包含第一子組電阻元件及第二子組電阻元件，所述第二子組電阻元件耦合到第二開關(guān)網(wǎng)絡(luò)，所述第二開關(guān)網(wǎng)絡(luò)可操作以響應(yīng)于第二輸入信號而在所述第一電阻與所述第二電阻之間切換所述電阻網(wǎng)絡(luò)。
5、 如權(quán)利要求4所述的DAC，其中所述第二輸入信號取決于所述第一輸入信號。
6、 如權(quán)利要求1所述的DAC，其中所述電阻網(wǎng)絡(luò)可操作以耦合到所述電容性負載。
7、 如權(quán)利要求6所述的DAC，其中所述DAC的所述穩(wěn)定時間等于所述DAC的輸出電阻與所述電容性負載的電容的乘積。
8、 如權(quán)利要求1所述的DAC，其進一步包括解碼器，其耦合到所述第一開關(guān)網(wǎng)絡(luò)且可操作以產(chǎn)生所述控制信號。
9、 一種方法，其包括響應(yīng)于第一輸入信號及控制信號，從數(shù)字模擬轉(zhuǎn)換器(DAC)的電阻網(wǎng)絡(luò)中的第一組電阻元件中選擇一個或一個以上電阻元件；及將所述電阻網(wǎng)絡(luò)的電阻從第一電阻切換到第二電阻，所述第一電阻用于至少由電容性負載及所述第一電阻確定的所述DAC的穩(wěn)定時間的第一部分，所述第二電阻用于至少由電容性負載及所述第二電阻確定的所述DAC的所述穩(wěn)定時間的第二部分，其中所述第二電阻大于所述第一電阻。
10、 如權(quán)利要求9所述的方法，其中所述第二部分跟隨在所述第一部分之后。
11、 如權(quán)利要求9所述的方法，其中切換所述電阻網(wǎng)絡(luò)的電阻包括響應(yīng)于第二輸入信號而短接所述第一組電阻元件中的一子組電阻元件。
12、 如權(quán)利要求9所述的方法，其中所述DAC的所述穩(wěn)定時間等于所述DAC的輸出電阻與耦合到所述DAC的所述電容性負載的電容的乘積。
13、 一種數(shù)字模擬轉(zhuǎn)換器(DAC)，其包括電阻網(wǎng)絡(luò)，其包含第一組電阻元件；及第一開關(guān)網(wǎng)絡(luò)，其耦合到所述電阻網(wǎng)絡(luò)且可操作以響應(yīng)于第一輸入信號及控制信號而從所述第一組電阻元件中選擇一個或一個以上電阻元件，其中所述第一組電阻元件具有可調(diào)整電阻，所述可調(diào)整電阻可操作以暫時減小所述DAC的輸出電阻。
14、 如權(quán)利要求13所述的DAC，其中所述電阻網(wǎng)絡(luò)可操作以耦合到電容性負載。
15、 如權(quán)利要求14所述的DAC，其中所述DAC的穩(wěn)定時間等于所述DAC的所述輸出電阻與所述電容性負載的電容的乘積。
16、 如權(quán)利要求13所述的DAC，其中所述第一組電阻元件包含具有可變電阻的電阻元件。
17、 如權(quán)利要求13所述的DAC，其中所述第一組電阻元件包含若干子組電阻元件，所述子組電阻元件各自包含串聯(lián)耦合到第二電阻元件的第一電阻元件，所述第二電阻元件并聯(lián)耦合到第二開關(guān)網(wǎng)絡(luò)，所述第二開關(guān)網(wǎng)絡(luò)可操作以接收第二輸入信號且短接所述第二電阻元件。
18、 如權(quán)利要求13所述的DAC，其進一步包括解碼器，其耦合到所述第一開關(guān)網(wǎng)絡(luò)且可操作以產(chǎn)生所述控制信號。
全文摘要
本發(fā)明提供用于將數(shù)字代碼轉(zhuǎn)換為模擬信號的方法、系統(tǒng)及設(shè)備。本文揭示一種數(shù)字模擬轉(zhuǎn)換器(DAC)，具體說來是一種并聯(lián)電阻器架構(gòu)(PRA)DAC。所述PRA-DAC可操作以增加其轉(zhuǎn)換速度。在一個方面中，DAC包含電阻網(wǎng)絡(luò)，其包含一組電阻元件，所述電阻網(wǎng)絡(luò)具有第一電阻及第二電阻，所述第一電阻用于至少由電容性負載及所述第一電阻確定的所述DAC的穩(wěn)定時間的第一部分，所述第二電阻用于至少由所述電容性負載及所述第二電阻確定的所述DAC的所述穩(wěn)定時間的第二部分，其中所述第二電阻大于所述第一電阻；及第一開關(guān)網(wǎng)絡(luò)，其耦合到所述組電阻元件且可操作以響應(yīng)于第一輸入信號及控制信號而從所述組電阻元件中選擇一個或一個以上電阻元件。
文檔編號H03M1/66GK101662286SQ20091016753
公開日2010年3月3日 申請日期2009年8月21日 優(yōu)先權(quán)日2008年8月26日
發(fā)明者若昂·佩德羅·安圖內(nèi)斯·卡雷拉, 蒂埃里·蘇代, 迪迪?！み_維諾 申請人:愛特梅爾公司