專利名稱：數(shù)字邏輯電路、移位寄存器、以及有源矩陣器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字邏輯電路，并涉及包括這種電路的移位寄存器和有源矩陣器件。 這種電路可例如用作適用于在時(shí)鐘發(fā)生器中驅(qū)動(dòng)有源矩陣顯示器的行和/或列的觸發(fā)器。
背景技術(shù)：
附圖的

圖1示出典型的有源矩陣顯示器。這種顯示器由排列成M行N列的圖元 (像素)矩陣2構(gòu)成。每行和每列被連接至一電極，且列電極連接至數(shù)據(jù)驅(qū)動(dòng)電路4的N個(gè) 輸出，而行電極連接至掃描驅(qū)動(dòng)電路6的M個(gè)輸出。像素被每次一行地尋址。掃描驅(qū)動(dòng)電路包括M相時(shí)鐘發(fā)生器，其產(chǎn)生如附圖的圖2 所示的一串時(shí)鐘脈沖。每個(gè)時(shí)鐘脈沖輸出i控制行i的激活，對(duì)于每個(gè)i使1 < i < M。脈 沖通常是非交疊的，從而不會(huì)有兩個(gè)脈沖同時(shí)為高。一行中的所有像素可同時(shí)被尋址，或者它們可分B個(gè)b像素的塊尋址，其中bB = N。在后一情形中，數(shù)據(jù)驅(qū)動(dòng)電路也可包括所述類型的B相時(shí)鐘發(fā)生器，從而每個(gè)時(shí)鐘脈沖 輸出i激活塊i，對(duì)于每個(gè)i使1 < i < B。顯示器的正常操作使得數(shù)據(jù)對(duì)應(yīng)于圖2所示的時(shí)序、從上到下從左到右地采樣到 像素上。然而，通常的要求是采樣的方向是可切換的，以使數(shù)據(jù)被從下到上和/或從左到右 地采樣到像素上。這樣，有可能反映或旋轉(zhuǎn)所顯示的圖像而無(wú)需對(duì)輸入數(shù)據(jù)重新排序。這 種重新排序需要相當(dāng)多的附加電路系統(tǒng)，諸如足以儲(chǔ)存整個(gè)圖像的附加存儲(chǔ)器。在此情形中，時(shí)鐘發(fā)生器必須另外能夠雙向運(yùn)算，從而產(chǎn)生如附2所示的 時(shí)鐘脈沖或附3所示類型的時(shí)鐘脈沖。圖3中的每個(gè)脈沖輸出i (對(duì)于每個(gè)i使得 1 ^ i ^ M)仍然激活行i。然而，脈沖輸出i出現(xiàn)在脈沖輸出η之前，而在圖2中脈沖輸 mim現(xiàn)在脈沖輸出η之后。所述類型的掃描驅(qū)動(dòng)電路可直接在顯示器襯底上形成，從而減少顯示器所需的連 接的數(shù)量。這是有利的，因?yàn)闇p少了連接器所占用的面積，并且使顯示器更為機(jī)械穩(wěn)健。在 這些情形中，通常將單種類型的晶體管用于時(shí)鐘發(fā)生器電路。例如，該電路可僅由η型晶體 管構(gòu)成，而不是如CMOS電路中常用的η型和ρ型晶體管的混合。單種類型的晶體管的使用 對(duì)于制造成本而言是有益的。然而，使用單種類型的晶體管來(lái)設(shè)計(jì)諸如與門和逆變器的低 功率高速邏輯是困難的。在掃描驅(qū)動(dòng)電路中使用的時(shí)鐘發(fā)生器可由移位寄存器形成。移位寄存器是能夠響 應(yīng)于時(shí)鐘信號(hào)沿其長(zhǎng)度從一級(jí)到另一級(jí)地使數(shù)據(jù)列順序移位的多級(jí)電路。一般而言，移位 寄存器可使任意的數(shù)據(jù)序列移位。然而，當(dāng)移位寄存器被用作掃描或數(shù)據(jù)驅(qū)動(dòng)電路中的時(shí) 鐘發(fā)生器時(shí)，僅需沿其長(zhǎng)度移動(dòng)單個(gè)高態(tài)。這種移位寄存器被稱為“移一步”(walking one) 移位寄存器，并且可能能夠或者可能不能使任意的數(shù)據(jù)列移位。這種類型的時(shí)鐘發(fā)生器的一個(gè)示例在美國(guó)專利6377099中公開，并且在附圖的圖 4中示出。每一級(jí)由重置-置位(RS)鎖存器24和用于控制時(shí)鐘的傳遞的附加門26構(gòu)成， 從而在RS鎖存器被置位時(shí)時(shí)鐘被傳遞至該級(jí)的輸出，而在RS鎖存器被重置時(shí)輸出被拉至無(wú)效狀態(tài)。該門的輸出被連接至下一級(jí)的置位輸入，并連接至前一級(jí)的重置輸入。該門的 輸出也構(gòu)成掃描驅(qū)動(dòng)電路的輸出。此外，美國(guó)專利No. 6724361描述使用非交疊時(shí)鐘的類似時(shí)鐘發(fā)生器。RS鎖存器是眾所周知的邏輯塊。如圖4所示，其具有置位輸入S和重置輸入R，以 及兩個(gè)輸出Q和QB，其中QB是Q的邏輯補(bǔ)。其根據(jù)以下真值表1工作表權(quán)利要求
1.一種包括相同導(dǎo)電類型的多個(gè)晶體管的數(shù)字邏輯電路，所述多個(gè)晶體管包括 第一晶體管，其源極、柵極和漏極分別連接至第一電路節(jié)點(diǎn)、第二電路節(jié)點(diǎn)和第一電源線.一入 ，第二晶體管，其源極、柵極和漏極分別連接至所述第二節(jié)點(diǎn)、所述第一節(jié)點(diǎn)和所述第一 電源線；第三晶體管，其漏極連接至所述第一節(jié)點(diǎn)；第四晶體管，其柵極和漏極分別連接至第三電路節(jié)點(diǎn)和所述第二節(jié)點(diǎn)；以及 第五晶體管，其柵極連接至所述第一或第二節(jié)點(diǎn)，且其漏極連接至所述第三節(jié)點(diǎn)。
2.如權(quán)利要求1所述的電路，其特征在于，所述第三晶體管的柵極連接至所述第三節(jié)點(diǎn)。
3.如權(quán)利要求1或2所述的電路，其特征在于，包括連接在所述第一和第二節(jié)點(diǎn)之間的第一自舉電容器。
4.如以上權(quán)利要求中的任一項(xiàng)所述的電路，其特征在于，所述第一和第二節(jié)點(diǎn)之一包 括所述電路的第一輸出。
5.如以上權(quán)利要求中的任一項(xiàng)所述的電路，其特征在于，所述第一節(jié)點(diǎn)包括所述電路 的第一輸入節(jié)點(diǎn)。
6.如以上權(quán)利要求中的任一項(xiàng)所述的電路，其特征在于，所述多個(gè)晶體管包括其源極 和柵極分別連接至所述第一節(jié)點(diǎn)和所述電路的第一輸入的第六晶體管。
7.如權(quán)利要求6所述的電路，其特征在于，所述第三和第四晶體管的源極連接至所述第一輸入。
8.如權(quán)利要求1-6中的任一項(xiàng)所述的電路，其特征在于，所述第三和第四晶體管的源 極連接至所述電路的第二輸入。
9.如權(quán)利要求1-6中的任一項(xiàng)所述的電路，其特征在于，所述第三和第四晶體管的源 極連接至第二電源線。
10.如權(quán)利要求6或7所述或者權(quán)利要求8或9從屬于權(quán)利要求6時(shí)所述的電路，其特 征在于，所述第六晶體管的漏極連接至所述第一電源線。
11.如權(quán)利要求6或7所述或者權(quán)利要求8或9從屬于權(quán)利要求6時(shí)所述的電路，其特 征在于，所述第六晶體管的漏極連接至所述第一輸入。
12.如權(quán)利要求6或7所述或者權(quán)利要求8或9從屬于權(quán)利要求6時(shí)所述的電路，其特 征在于，所述第六晶體管的漏極連接至所述電路的第三輸入。
13.如權(quán)利要求6或7所述或者權(quán)利要求8或9從屬于權(quán)利要求6時(shí)所述的電路，其特 征在于，所述多個(gè)晶體管包括其源極和柵極分別連接至所述第六晶體管的漏極和所述電路 的第四輸入的第七晶體管。
14.如權(quán)利要求6、7以及10-13中的任一項(xiàng)所述或者權(quán)利要求8或9從屬于權(quán)利要求 6時(shí)所述的電路，其特征在于，所述多個(gè)晶體管包括其源極和柵極分別連接至所述第一節(jié)點(diǎn) 和所述電路的第五輸入的第八晶體管。
15.如權(quán)利要求14所述的電路，其特征在于，所述第五輸入包括全局重置輸入。
16.如權(quán)利要求6、7以及10-15中的任一項(xiàng)所述或者權(quán)利要求8或9從屬于權(quán)利要求 6時(shí)所述的電路，其特征在于，所述多個(gè)晶體管包括其柵極和漏極分別連接至所述第一輸入和所述第三節(jié)點(diǎn)的第九晶體管。
17.如以上權(quán)利要求的任一項(xiàng)所述的電路，其特征在于，所述多個(gè)晶體管包括其源極、 柵極和漏極分別連接至所述第三節(jié)點(diǎn)、所述電路的第六輸入、和所述第一電源線的第十晶體管。
18.如權(quán)利要求1-16中的任一項(xiàng)所述的電路，其特征在于，所述多個(gè)晶體管包括第十一晶體管，其源極、柵極和漏極分別連接至所述第三節(jié)點(diǎn)、第四電路節(jié)點(diǎn)和所述第 一電源線；第十二晶體管，其源極、柵極和漏極分別連接至所述第四節(jié)點(diǎn)、所述第三節(jié)點(diǎn)和所述第 一電源線；以及第十三晶體管，其漏極連接至所述第四節(jié)點(diǎn)。
19.如權(quán)利要求18所述的電路，其特征在于，所述第十三晶體管的柵極連接至所述第一或第二節(jié)點(diǎn)。
20.如權(quán)利要求18或19所述的電路，其特征在于，包括連接在所述第三和第四節(jié)點(diǎn)之 間的第二自舉電容器。
21.如權(quán)利要求18-21中的任一項(xiàng)所述的電路，其特征在于，所述第三和第四節(jié)點(diǎn)之一 包括所述電路的第二輸出。
22.如權(quán)利要求18-20中的任一項(xiàng)所述的電路，其特征在于，所述第三節(jié)點(diǎn)包括所述電 路的第二輸入節(jié)點(diǎn)。
23.如權(quán)利要求16-20中的任一項(xiàng)所述的電路，其特征在于，所述多個(gè)晶體管包括其源 極和柵極分別連接至所述第三節(jié)點(diǎn)和所述電路的第七輸入的第十四晶體管。
24.如權(quán)利要求23所述的電路，其特征在于，所述第五和第十三晶體管的源極連接至 所述第七輸入。
25.如權(quán)利要求18-23中的任一項(xiàng)所述的電路，其特征在于，所述第五和第十三晶體管 的源極連接至所述電路的第八輸入。
26.如權(quán)利要求18-23中的任一項(xiàng)所述的電路，其特征在于，所述第五和第十三晶體管 的源極連接至第二電源線或所述第二電源線。
27.如權(quán)利要求23或24所述或者權(quán)利要求25或26從屬于權(quán)利要求23時(shí)所述的電 路，其特征在于，所述第十四晶體管的漏極連接至所述第一電源線。
28.如權(quán)利要求23或24所述或者權(quán)利要求25或26從屬于權(quán)利要求23時(shí)所述的電 路，其特征在于，所述第十四晶體管的漏極連接至所述第七輸入。
29.如權(quán)利要求23或24所述或者權(quán)利要求25或26從屬于權(quán)利要求23時(shí)所述的電 路，其特征在于，所述第十四晶體管的漏極連接至所述電路的第九輸入。
30.如權(quán)利要求23或24所述或者權(quán)利要求25或26從屬于權(quán)利要求23時(shí)所述的電路， 其特征在于，所述多個(gè)晶體管包括其源極和柵極分別連接至所述第十四晶體管的漏極和所 述電路的第十輸入的第十五晶體管。
31.如權(quán)利要求23或24以及27-30中的任一項(xiàng)所述或者權(quán)利要求25或26從屬于權(quán) 利要求23時(shí)所述的電路，其特征在于，所述多個(gè)晶體管包括其源極和柵極分別連接至所述 第三節(jié)點(diǎn)和所述電路的第十一輸入的第十六晶體管。
32.如權(quán)利要求23、24以及27-31中的任一項(xiàng)所述或者權(quán)利要求25或26從屬于權(quán)利要求23時(shí)所述的電路，其特征在于，所述多個(gè)晶體管包括其柵極和漏極分別連接至所述第 七輸入和所述第一節(jié)點(diǎn)的第十七晶體管。
33.如以上權(quán)利要求的任一項(xiàng)所述的電路，其特征在于，包括鎖存器或觸發(fā)器。
34.一種包括如權(quán)利要求33所述的多個(gè)鎖存器或觸發(fā)器的移位寄存器。
35.一種包括如權(quán)利要求34所述的寄存器的有源矩陣器件。
36.如權(quán)利要求35所述的器件，其特征在于，包括液晶器件。
全文摘要
一種數(shù)字邏輯電路包括多個(gè)相同導(dǎo)電類型的晶體管。第一晶體管(40)具有的源極、柵極和漏極分別連接至第一電路節(jié)點(diǎn)(QB)、第二電路節(jié)點(diǎn)(Y)和第一電源線(Vdd)。第二晶體管(42)具有的源極、柵極和漏極分別連接至第二節(jié)點(diǎn)(Y)、第一節(jié)點(diǎn)(QB)和第一電源線(Vdd)。第三晶體管(48)具有的漏極連接至第一節(jié)點(diǎn)(QB)。第四晶體管(50)具有的柵極和漏極分別連接至第三電路節(jié)點(diǎn)(Q)和第二電路節(jié)點(diǎn)(Y)。第五晶體管(52)具有的柵極和漏極分別連接至第一和第三節(jié)點(diǎn)(QB，Q)。這種電路可在有源矩陣尋址裝置的移位寄存器中用作鎖存器。
文檔編號(hào)H03K3/356GK102007692SQ200980113748
公開日2011年4月6日 申請(qǐng)日期2009年3月27日 優(yōu)先權(quán)日2008年4月29日
發(fā)明者J·瑞簡(jiǎn)德拉, P·澤貝迪 申請(qǐng)人:夏普株式會(huì)社