專利名稱：高速ad并行采樣裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域高速解調(diào)器的一種實用技術(shù)，特別適用于采樣速率比較高， 而現(xiàn)有A/D轉(zhuǎn)換器(以下簡稱為AD)無法達到所要需采樣速率的情況。
背景技術(shù)：
AD是信號接受端必不可少的器件，而隨著信息速率的不斷提高，對AD采樣速率的要求也越來越高，它的性能直接決定著解調(diào)端的性能指標。而我國國內(nèi)做AD的能力十分有限，目前速率最高的是中科院微電子所研制出的 6bitl. 4GspsAD，但這也僅是試驗階段未產(chǎn)品化，商業(yè)化的AD國內(nèi)都是采樣率IGsps以下的較低速率AD。由上所述，目前受A/D變換器芯片發(fā)展水平的限制，單片AD很難同時做到高速率和高精度采樣，這對于處理高速信號的解調(diào)端來說是十分棘手的一個問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于用低速的AD實現(xiàn)高采樣率AD的功能，從而克服了現(xiàn)有AD采樣率不足的問題。本平臺設(shè)計在硬件電路實現(xiàn)上十分簡單，花費很少，不用復(fù)雜的算法支持， 而且具有很強的移植性，曾成功移植到高速DA(4G)的同步處理電路中。本發(fā)明主要應(yīng)用于高速通信領(lǐng)域的解調(diào)接收端，為提高信息處理速率具有很高的意義。本發(fā)明的目的是這樣實現(xiàn)的它包括第一至第四balance電橋1_1至1_4、功率分配器2、第一至第二 A/D轉(zhuǎn)換器3-1、3-2、電平變換器4、比較器5、分路器6、濾波電路7和FPGA8 ；所述的第一至第四balance電橋1_1至1_4的數(shù)據(jù)輸入端口 1分別與外部模擬數(shù)據(jù)輸入端口 A、B、C和D相連，第一和第三balance電橋1_1、1_3的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的數(shù)據(jù)輸入端口 1相連，第二和第四balance電橋1_2、1_4的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的數(shù)據(jù)輸入端口 2相連；所述的功率分配器2輸入端口 1與外部時鐘輸入端口 E相接，功率分配器2輸出端口 2、3分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的輸入端口 3相連；所述的第一 A/D轉(zhuǎn)換器3_1的輸出端口 4_7 分別與FPGA8的輸入端口 3、4、5和6相連，第一 A/D轉(zhuǎn)換器3_1的輸出端口 8與電平變換器4的輸入端口 1相連；第二 A/D轉(zhuǎn)換器3-2的輸出端口 4-7分別與FPGA8的輸入端口 7、 8、9和10相連，第二 A/D轉(zhuǎn)換器3-2的輸出端口 8與電平變換器4的輸入端口 2相連；電平變換器4的輸出端口 3、4分別與比較器5和分路器6的輸入端口 1相連；比較器5的輸出端口 3與濾波電路7的輸入端口 1相連；濾波電路7的輸出端口 2與FPGA8的輸入端口 1相連；所述的分路器6的輸出端口 2與比較器5的輸入端口 2相連，分路器6的輸出端口 3與FPGA8的輸入端口 2相連；所述的FPGA8的輸出端口 11、12分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的輸入端口 9相連；第一至第四balance電橋分別將外部輸入模擬數(shù)據(jù)由單端信號轉(zhuǎn)化為差分信號后，再分別輸送給第一至第二 A/D轉(zhuǎn)換器，功率分配器將外部輸入的時鐘信號功率等分后， 分別輸送給第一至第二 A/D轉(zhuǎn)換器；第一至第二 A/D轉(zhuǎn)換器將輸入的模擬信號轉(zhuǎn)化為數(shù)字信號后輸送給FPGA，并且將采樣時產(chǎn)生的時鐘輸送給電平變換器，電平變換器將輸入的數(shù)據(jù)有LVDS電平變?yōu)長VPECL電平后分別輸送給分路器和比較器，分路器將LVPECL電平的時鐘信號分成兩路分別送給比較器和FPGA，比較器將電平變換器送來的時鐘和分路器送來的時鐘進行比較，將結(jié)果輸送給微波電路，微波電路將比較器送來的數(shù)據(jù)進行濾波后送給 FPGA, FPGA對濾波電路輸入的數(shù)據(jù)進行分析，再將復(fù)位信號反饋給兩個A/D轉(zhuǎn)換器。本發(fā)明相比背景技術(shù)具有如下優(yōu)點1.本發(fā)明使得原來IG采樣率的AD可以達到2G的采樣率，目前在該領(lǐng)域是處于領(lǐng)先地位的。2.本發(fā)明在硬件電路上實現(xiàn)起來十分簡單，費用很低。3.本發(fā)明是在硬件電路上實現(xiàn)的，避免了算法設(shè)計上的負擔，節(jié)省FPGA片內(nèi)資源。4.本發(fā)明在具有分路功能AD的使用時都能起到一定的糾正作用，具有很強的通用性。


圖1電路原理方框2AD的工作原理圖3四種相位差的示意4雙AD采樣原理框圖
具體實施例方式參照圖1，本發(fā)明包括第一至第四balance電橋1_1至1_4、功率分配器2、第一至第二 A/D轉(zhuǎn)換器3-1、3-2、電平變換器4、比較器5、分路器6、濾波電路7和FPGA8。圖1是本發(fā)明的電原理方框圖，實施時按圖1連接線路。其中第一至第四balance電橋，主要功能是將外部數(shù)據(jù)輸入端口 A至D的單端信號變換為差分信號供A/D轉(zhuǎn)換器使用，該電橋采用芯片的型號是TPlOl，第一至第四balance電橋1_1至1_4的數(shù)據(jù)輸入端口 1分別與外部模擬數(shù)據(jù)輸入端口 A、B、C和D相連，第一和第三balance電橋1_1、1-3的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的數(shù)據(jù)輸入端口 1相連，第二和第四balance電橋1_2、 1-4的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的數(shù)據(jù)輸入端口 2相連。本發(fā)明中的功率分配器，將外部時鐘端口 E的外部輸入時鐘進行功率等分后輸送給A/D轉(zhuǎn)換器做采樣時鐘使用，功率分配器2的輸入端口 1與外部時鐘輸入端口 E相接，功率分配器2輸出端口 2、3分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的輸入端口 3相連。本發(fā)明的A/D轉(zhuǎn)換器共使用了兩個，采用的芯片是ATMEL公司的AT84AD001BTD，它們將外部輸入的模擬信號進行采樣量化等操作后，使信號變?yōu)榭杀粩?shù)字芯片使用的數(shù)字信號輸送給FPGA，其中第一 A/D轉(zhuǎn)換器3-1的輸出端口 4-7分別與FPGA8的輸入端口 3、4、5 和6相連，第一 A/D轉(zhuǎn)換器3-1的輸出端口 8與電平變換器4的輸入端口 1相連；第二 A/D轉(zhuǎn)換器3-2的輸出端口 4-7分別與FPGA8的輸入端口 7、8、9和10相連，第二 A/D轉(zhuǎn)換器 3-2的輸出端口 8與電平變換器4的輸入端口 2相連。本發(fā)明的電平變換器4，采用的芯片型號是SY55857L，它的功能是將LVDS電平的數(shù)字信號變換為LVPECL電平的信號，并將產(chǎn)生的LVPECL信號輸送給分路器和比較器。它的輸出端口 3、4分別與比較器5和分路器6的輸入端口 1相連。本發(fā)明中的比較器5采用的芯片型號是EP08，它的主要功能是對輸入數(shù)據(jù)進行異或操作，然后將輸出結(jié)果送給濾波電路，它的輸出端口 3與濾波電路7的輸入端口 1相連。本發(fā)明中的分路器6所用芯片為SY10100EL11V，它的輸入輸出電平要求都是 LVPECEL。他主要功能是將電平變換器送來的一路時鐘進行功率等分后變?yōu)閮陕?，其中一路送給FPGA，另一路送給比較器。分路器6的輸出端口 2與比較器5的輸入端口 2相連，它的輸出端口 3與FPGA8的輸入端口 2相連。本發(fā)明中的濾波電路7由4個特定容值的電容組成，其中分別選取了 IUF和 0. OlUF的兩種電容各兩個，共同組成濾波網(wǎng)絡(luò)，對比較器輸出結(jié)構(gòu)進行濾波后，將結(jié)構(gòu)輸送給FPGA，注意濾波電路盡量靠近FPGA8，它的輸出端口 2與FPGA8的輸入端口 1相連。本發(fā)明中的FPGA8是做采樣完后續(xù)算法設(shè)計使用的，選取的是XILINX公司的 XC5VSX95T-2FFG1136C，它將判決是否復(fù)位的結(jié)果反饋給兩個AD。它的輸出端口 11、12分別與第一至第二 A/D轉(zhuǎn)換器3-1、3-2的輸入端口 9相連。發(fā)明實現(xiàn)原理因目前購買到的AD最高僅有IGsps采樣率，為了實現(xiàn)更高速的采樣率，使AD采樣率達到1. 5Gsps，設(shè)計中采用了雙路AD并行采樣方式。其中AD采用的是ATMEL公司的 AT84AD00IBTD，采樣率lGsps，雙通道8bit量化。一般的，AD僅在采樣時鐘的上升沿采樣， 而本設(shè)計采用在采樣時鐘的上升沿和下降沿同時采樣，從而將可使用的采樣率上升一倍。 所以用該AD在交錯模式下最高可以實現(xiàn)2Gsps采樣?；緲?gòu)想就是圖4所示的雙AD采樣電路。由于AD采樣完成后數(shù)據(jù)速率是1. 5Gbps，太高速率的數(shù)據(jù)進入FPGA是有困難的， AT84AD001BTD每個通道都提供了 2分路的功能很好解決這一問題。設(shè)計中采用了雙AD交替采樣，就將原1. 5Gbps數(shù)據(jù)進行了 4分路，那么375Mbps的數(shù)據(jù)進FPGA就很容易了。圖2 所示的示意圖就是這部分的工作原理。由于AD采樣完的數(shù)據(jù)進行了分路，那么AD的輸出時鐘就要進行2分頻才，即產(chǎn)生與輸出數(shù)據(jù)同步的375MHz時鐘。而QPSK解調(diào)要求IQ兩路的數(shù)據(jù)同步，時鐘也同步，時鐘的不同步會導(dǎo)致數(shù)據(jù)的誤判。除PCB板上線路的延時會引起時鐘不同步外，在2分路時帶入的兩個時鐘的相位差也會導(dǎo)致時鐘的不同步。圖3給出了時鐘相位差的示意圖。設(shè)計中只有保證相位差為第一種情況，那么AD并行采樣電路才可以正確使用。實現(xiàn)時，在兩個時鐘進行比較前，選取了 I路時鐘進行分路，以便于一旦兩路時鐘同步，那么就將時鐘直接輸給FPGA進行后續(xù)算法運算。進行比較的芯片選用的是EP08， 用它進行異或操作將結(jié)果輸出；因為EP08的輸入輸出信號都需要是LVPECEL電平，所以進 EP08前加了一個電平變換芯片55857，由于55857有兩個通路，所以本裝置可以僅用一片 55857。EP08對時鐘的比較結(jié)果可能有毛刺，這主要是因為存在相位偏差引入的，所以要加濾波電路。濾波電路將結(jié)果濾波后輸給FPGA后，再由FPGA將復(fù)位信號反饋給AD。
在電路板板圖設(shè)計時，要特別注意信號延時的問題。因為同步電路目的就是使兩片AD的輸出數(shù)據(jù)和時鐘同步，所以在布局布線時要特別保證。兩路AD輸出的時鐘從AD輸出到入EP08，時延要完全一致，在電路圖上I路比Q路多一個分路器件的工作延時所以設(shè)計時要加以保證。當比較器的結(jié)果通過濾波電路傳給FPGA后，F(xiàn)PGA進行判決，得出是否要復(fù)位的結(jié)論，為了保證兩個AD要同時復(fù)位所以復(fù)位網(wǎng)絡(luò)要嚴格等長。保證了兩個AD同時開始工作，就是兩個AD同時采樣，那么輸出數(shù)據(jù)和時鐘也就同步了。這樣兩個AD同時工作就將采樣率翻了一倍，實現(xiàn)了 2Gsps采樣率。
權(quán)利要求
1.高速AD并行采樣裝置，包括第一至第四balance電橋(1_1至1_4)、功率分配器(2)、 第一至第二 A/D轉(zhuǎn)換器(3-1、3-2)、電平變換器(4)、比較器(5)、分路器(6)、濾波電路(7) 禾口 FPGA (8)；所述的第一至第四balance電橋(1_1至1_4)的數(shù)據(jù)輸入端口 1分別與外部模擬數(shù)據(jù)輸入端口 A、B、C和D相連，第一和第三balance電橋(1_1、1_3)的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器(3-1、3-2)的數(shù)據(jù)輸入端口 1相連，第二和第四balance電橋(1_2、1_4) 的輸出端口 2分別與第一至第二 A/D轉(zhuǎn)換器(3-1、3-2)的數(shù)據(jù)輸入端口 2相連；所述的功率分配器(2)輸入端口 1與外部時鐘輸入端口 E相接，功率分配器(2)輸出端口 2、3分別與第一至第二 A/D轉(zhuǎn)換器(3-1、3-2)的輸入端口 3相連；所述的第一 A/D轉(zhuǎn)換器(3_1)的輸出端口 4-7分別與FPGA(S)的輸入端口 3、4、5和6相連，第一 A/D轉(zhuǎn)換器(3-1)的輸出端口 8與電平變換器(4)的輸入端口 1相連；第二 A/D轉(zhuǎn)換器(3-2)的輸出端口 4-7分別與FPGA(8)的輸入端口 7、8、9和10相連，第二 A/D轉(zhuǎn)換器(3-2)的輸出端口 8與電平變換器⑷的輸入端口 2相連；電平變換器⑷的輸出端口 3、4分別與比較器(5)和分路器(6) 的輸入端口 1相連；比較器(5)的輸出端口 3與濾波電路(7)的輸入端口 1相連；濾波電路 (7)的輸出端口 2與FPGA(8)的輸入端口 1相連；所述的分路器(6)的輸出端口 2與比較器(5)的輸入端口 2相連，分路器(6)的輸出端口 3與FPGA⑶的輸入端口 2相連；所述的 FPGA(S)的輸出端口 11、12分別與第一至第二 A/D轉(zhuǎn)換器(3_1、3_2)的輸入端口 9相連；第一至第四balance電橋分別將外部輸入模擬數(shù)據(jù)由單端信號轉(zhuǎn)化為差分信號后，再分別輸送給第一至第二 A/D轉(zhuǎn)換器；功率分配器將外部輸入的時鐘信號功率等分后，分別輸送給第一至第二 A/D轉(zhuǎn)換器；第一至第二 A/D轉(zhuǎn)換器將輸入的模擬信號轉(zhuǎn)化為數(shù)字信號后輸送給FPGA，并且將采樣時產(chǎn)生的時鐘輸送給電平變換器；電平變換器將輸入的數(shù)據(jù)由LVDS電平變?yōu)長VPECL電平后分別輸送給分路器和比較器；分路器將LVPECL電平的時鐘信號分成兩路分別送給比較器和FPGA ；比較器將電平變換器送來的時鐘和分路器送來的時鐘進行比較，將結(jié)果輸送給微波電路；微波電路將比較器送來的數(shù)據(jù)進行濾波后送給 FPGA ；FPGA對濾波電路輸入的數(shù)據(jù)進行分析，再將復(fù)位信號反饋給兩個A/D轉(zhuǎn)換器。
2.根據(jù)權(quán)利要求1所述的高速AD并行采樣裝置，其特征在于第一至第二A/D轉(zhuǎn)換器為同步并行處理且并行信號為等時延控制。
全文摘要
本發(fā)明公開了一種高速AD并行采樣裝置，它由低速AD、分路器、電平轉(zhuǎn)換器、比較器、濾波電路和復(fù)位電路組成。本技術(shù)的實質(zhì)是用低速AD通過并行采樣實現(xiàn)了高速AD的功能，裝置正常工作時最高可達到2Gsps的高速采樣率，這是國內(nèi)所有AD所不能達到的，而發(fā)明本身卻十分簡單，實現(xiàn)平臺費用很低，具有很高的可移植性和借鑒意義。本發(fā)明特別適用于高速通信領(lǐng)域的解調(diào)接收端，為提高信息處理速率具有很高的意義。
文檔編號H03M1/12GK102468852SQ20101053607
公開日2012年5月23日 申請日期2010年11月9日 優(yōu)先權(quán)日2010年11月9日
發(fā)明者李聰, 李超, 李逗, 王正, 王立民, 王薇, 郝志松, 陳暉 , 陳燕, 韓曉娛 申請人:中國電子科技集團公司第五十四研究所