專利名稱：用于在同步系統(tǒng)中使用的基于晶體的振蕩器的制作方法
用于在同步系統(tǒng)中使用的基于晶體的振蕩器
背景技術(shù)：
本發(fā)明涉及晶體振蕩器，且具體地涉及用于在同步系統(tǒng)中與其它類似的晶體振蕩器一起使用的晶體振蕩器。時鐘信號是在數(shù)字系統(tǒng)中最重要的控制信號。不管是什么調(diào)制方案，邏輯轉(zhuǎn)換的定時都由系統(tǒng)時鐘指示。在任何級別——在芯片上、在電路板上或越過電路板——的系統(tǒng)的性能由在組件中間的時鐘信號的協(xié)調(diào)來斷言。示例性已知的應(yīng)用可如下被描述。同步系統(tǒng)。同步系統(tǒng)提供在每次發(fā)送/接收交換時頻率鎖定的時鐘信號并要求具有零偏斜的設(shè)計以設(shè)置在信號和時鐘之間的相位關(guān)系。在同步系統(tǒng)中協(xié)調(diào)時鐘信號時的困難不同于在芯片、電路以及系統(tǒng)級別處。在芯片上，單個時鐘容易被分布以驅(qū)動每個元件， 且數(shù)據(jù)時鐘偏斜容易被控制。在電路(多芯片)和系統(tǒng)(多電路板)級別的情況更加復(fù)雜。 同步性要求(1)中心時鐘分布在整個電路中，(2)在電路組件本地的獨立時鐘被頻率鎖定， 或(3)低頻基準(zhǔn)時鐘分布在整個電路中并一直增加到在每個組件的數(shù)據(jù)速率。在當(dāng)前系統(tǒng)中使用的這些解決方案的每個引入在組件成本、設(shè)計復(fù)雜性、增加的抖動和噪聲以及減少的可靠性方面的另一層面的問題。此外，困難還進(jìn)一步隨著組件計數(shù)和分隔距離而增加。在理想的同步電路中，每個組件在邏輯級別上的每個改變同時由公共時鐘信號的級別改變定義；所有事件的定時可被安全地假設(shè)，且有源組件不需要監(jiān)控和協(xié)調(diào)不同事件的定時。實際上，邏輯轉(zhuǎn)換具有有限的上升/下降時間，信號傳播有延遲，以及寄存器具有組合來指示最大可能的系統(tǒng)速度的非零鎖存時間。在芯片級別，時鐘質(zhì)量和每個組件的延遲的組合設(shè)置對最大時鐘速度的限制。在電路和系統(tǒng)級別，事情是不同的，所有事件可能不是同步的，但每個事件的定時在系統(tǒng)級別被協(xié)調(diào)。在板間系統(tǒng)(例如，刀片服務(wù)器應(yīng)用) 中，在一個時鐘域中操作的模塊不可避免地需要將數(shù)據(jù)發(fā)送到在第二時鐘域中操作的另一模塊。當(dāng)前的同步系統(tǒng)通過使主時鐘成扇形散布到系統(tǒng)的每個組件來分布公共時鐘信號。單個輸入時鐘信號由幾個輸出緩沖器再驅(qū)動。緩沖器具有傳播延遲，雖然合并鎖相環(huán) (PLL)來消除在輸出之間的偏斜的扇出是可用的。然而，PLL引入抖動。當(dāng)需要多于一個的扇出部分時，在電路中包括可調(diào)節(jié)的延遲以消除在扇出模塊之間的偏斜很重要。在許多當(dāng)前應(yīng)用中，低頻時鐘成扇形散布在整個系統(tǒng)中，且時鐘被增加至在每個組件的數(shù)據(jù)速率。 PLL倍增器的電壓控制振蕩器(VCO)的抖動被添加到時鐘信號，以及作為倍增的結(jié)果，時鐘本身的抖動作為倍增因子的平方增加。用于時鐘分布的另一當(dāng)前技術(shù)是簡化在整個系統(tǒng)中的單個時鐘信號的菊花鏈。在每個組件，適當(dāng)調(diào)整的延遲必須被提供以同步系統(tǒng)。實際上，完美地匹配阻抗使得時鐘信號不在每個分支處反射很難。多個反射干擾信號并引起噪聲和抖動。偏斜是在兩個信號之間的固定定時。偏斜的主要原因是在軌跡長度上的差異，但影響信號傳播的任何事情可能促成此商品寬度(trade width)和阻抗、介電常數(shù)的變化以及溫度。如果接收機在時鐘信號的上升沿上對數(shù)據(jù)采樣，那么只要時鐘在正確的時間給接收機提供上升沿，就不存在相關(guān)的偏斜。然而，考慮到抖動，確保用于生成數(shù)據(jù)轉(zhuǎn)換的同一時鐘沿也用于頻閃指示(strobe)在接收機處的轉(zhuǎn)換可顯著地減少系統(tǒng)的有效抖動。如果數(shù)據(jù)系統(tǒng)和時鐘信號都具有相同的抖動，它們可追蹤彼此。確保在接收機中使用的時鐘具有相同的抖動，因為數(shù)據(jù)是采用異步架構(gòu)的驅(qū)動動機之一。異步系統(tǒng)。異步系統(tǒng)具有比同步系統(tǒng)更自主的組件；它們不是頻率鎖定或相位鎖定的，以及在組件之間，延遲和偏斜不成為問題。在發(fā)射機，時鐘信號確定邏輯轉(zhuǎn)換，以及在接收機，不是使用同步定時的平凡假設(shè)的簡單的進(jìn)入數(shù)據(jù)，單獨的時鐘必須至少暫時被相位鎖定和頻率鎖定，以使比特可在它們的中央被采樣。當(dāng)前的異步架構(gòu)具有優(yōu)于在板間級別的同步設(shè)計的幾個優(yōu)勢，優(yōu)于在電路級別的一些優(yōu)勢，以及除了在最罕見的情況下，在芯片級別沒有優(yōu)勢。異步系統(tǒng)解決由普通同步系統(tǒng)提出的幾個問題扇出以及相關(guān)的增加的抖動不提出問題，偏斜不是問題，以及有多個時鐘減少了災(zāi)難性的中央時鐘故障的可能性。異步架構(gòu)的自主性質(zhì)提供可量測性和冗余度。 在電路板之間減少的協(xié)調(diào)如所需要的提供更容易的加法和減法。然而，不同的組件必須仍然在系統(tǒng)中通信，以及為了這樣做，需要同步性的元件。 在從同步架構(gòu)移動到異步架構(gòu)時產(chǎn)生的第一犧牲是在系統(tǒng)中的每個事件的無縫透明定時。 這相當(dāng)于放棄超高性能，其可僅在每個事件協(xié)調(diào)地發(fā)生的系統(tǒng)中獲得。達(dá)到在異步系統(tǒng)中通信所必須的同步的級別的一種方式是有數(shù)據(jù)信號的由一個時鐘控制的發(fā)送，以及由另一個時鐘控制的接收。另一方式是使用時鐘恢復(fù)系統(tǒng)。在此，PLL的VCO被鎖定到進(jìn)入數(shù)據(jù)的轉(zhuǎn)換并被用于閃控接收機；用于重構(gòu)進(jìn)入數(shù)據(jù)的時鐘被嵌入數(shù)據(jù)本身。除了在時鐘恢復(fù)電路內(nèi)以外，其中頻閃的定位必須在設(shè)置中適當(dāng)?shù)匚挥谥醒氩⒈３纸邮諜C的舒適區(qū)，偏斜的問題被消除。時鐘恢復(fù)電路的帶寬越寬，在時鐘上的抖動就越多地追蹤在數(shù)據(jù)上的抖動。 在一些設(shè)計中，低頻時鐘信號被分布到接收機以幫助時鐘恢復(fù)電路?；赑LL的時鐘恢復(fù)電路是昂貴的組件，以及數(shù)字交替的相位插入器(PI)更便宜但更難以表征。PI也更有可能遭受非線性影響且通常要求分布式時鐘。具有兩個同步總線和可選地將時鐘模塊連接到它們的基本概念在Ransom Stephens的The Future of Multi-Clock Systems,Roman Boroditsky and Jorge Gomez, DesignCon 2008中被描述。該論文描述了同步時鐘電路，其中第一 SM)模塊的同步輸入連接到同步A總線，第一 SM)模塊的同步輸出連接到同步B總線，第二 SM)模塊的同步輸入連接到同步B總線，SXO第二模塊的同步輸出連接到同步A總線。發(fā)明概述然而，在Mephens的論文中描述的同步時鐘電路不與任何設(shè)計的SM)模塊一起工作。因此需要提供具有異步結(jié)構(gòu)的許多益處——包括沒有中央時鐘、沒有扇出或緩沖器、沒有PLL、以及因此沒有一個與這些額外的組件相關(guān)的問題——以及同步架構(gòu)的所有益處的時鐘同步系統(tǒng)。還需要提供消除災(zāi)難性的中央時鐘故障的可能性并提供冗余度和可量測性的系統(tǒng)。最后，需要SM)模塊，其提供在Boroditsky的論文中描述的雙總線系統(tǒng)中所希望的益處。本發(fā)明因此提供基于晶體振蕩器的模塊，其包括用于從第一總線接收同步信號并輸出經(jīng)調(diào)節(jié)的信號的調(diào)節(jié)電路。晶體諧振器連接成接收經(jīng)調(diào)節(jié)的信號并輸出諧振器信號。 持續(xù)級放大器連接成接收諧振器信號并輸出持續(xù)級信號。增益控制網(wǎng)絡(luò)連接成接收持續(xù)級信號。同步范圍擴(kuò)展電路連接在增益控制網(wǎng)絡(luò)和諧振器之間。緩沖器接收持續(xù)級信號并輸出緩沖信號。三態(tài)緩沖器具有主輸入和控制輸入，該主輸入被連接成接收緩沖信號。模塊也包括延遲電路，其連接在Vcc和地之間并連接到三態(tài)緩沖器的控制輸入。三態(tài)緩沖器也具有輸出，其經(jīng)由匹配網(wǎng)絡(luò)連接到第二總線。根據(jù)本發(fā)明的基于晶體振蕩器的模塊也可包括RF輸出緩沖器，其連接到接收緩沖器的輸出并提供振蕩器同步的RF輸出。本發(fā)明的其它目的和優(yōu)勢將在下文變得明顯。附圖的簡要說明

圖1為根據(jù)本發(fā)明的優(yōu)選的實施方式構(gòu)造的基于晶體的振蕩器的原理圖。圖2為使用在圖1中示出的多個基于晶體的振蕩器的同步時鐘系統(tǒng)。本發(fā)明的詳細(xì)描述如在圖1中所示，根據(jù)本發(fā)明的優(yōu)選實施方式的同步晶體振蕩器(SXO)模塊10包括在這種情況下由CMOS反相器柵極Ul與偏壓電阻器Rl形成的持續(xù)級放大器12，以及由感應(yīng)器Ll和電容器C3形成的相移增益控制網(wǎng)絡(luò)14。還包括諧振器Zl (在這種情況下為石英晶體)，其與同步范圍擴(kuò)展電路16串聯(lián)。電路16允許系統(tǒng)的成本的顯著減少并提高相位噪聲和抖動性能。這個目標(biāo)通過在諧振器Zl中使用較高Q、拉伸較少的和便宜得多的諧波晶體諧振器來完成。在示出的實施方式中，同步范圍擴(kuò)展電路16由與諧振器Zl串聯(lián)的感應(yīng)器L2形成。電容器Cl提供相移功能，以及電容器C2提供DC阻隔功能。信號從同步B總線進(jìn)入SM)模塊10，這與同步A總線相反，此模塊將它的同步信號輸出到該同步A總線。也就是說，根據(jù)本發(fā)明以及如在圖2中所示的，也存在連接到同步A 和同步B的至少一個其它SM)模塊，但其它SM)模塊具有連接到同步A的其同步輸入以及連接到同步B的其同步輸出。此交替的連接的效應(yīng)是防止任一 SM)模塊試圖獨自同步。對于最好的結(jié)果，SM)模塊10應(yīng)成對地被添加，直到大約3-5對，以及最優(yōu)選地至少五對，如在此描述以及在圖2中所示交替的其連接，雖然它們可在下文被單獨地添加。在此應(yīng)注意，如果沒有來自同步B總線的信號，來自諧振器Zl的振蕩是自持續(xù)的且將發(fā)生在由諧振器的性質(zhì)確定的自由運行頻率處。進(jìn)入的同步信號由調(diào)節(jié)電路18調(diào)整為適當(dāng)?shù)恼穹拖辔?。在示出的實施方式中?調(diào)節(jié)電路18由電阻器R7加偏壓的CMOS反相器U5以及LC延遲部分和泄放電阻器R2形成， LC延遲部分由感應(yīng)器L3和電容器C7形成。電容器C6和C8為DC阻隔電容器。振蕩器信號由CMOS反相器柵極U2緩沖，然后分為兩個方向。一條路徑穿過RF輸出緩沖器、CMOS反相器柵極U4,并將振蕩器同步的RF輸出提供到系統(tǒng)。另一條路徑穿過三態(tài)緩沖器U3，如果必要穿過匹配網(wǎng)絡(luò)，以及最終到同步A總線，與同步B總線相反，該模塊的同步信號接收自同步B總線。匹配網(wǎng)絡(luò)20由電阻器R4、R5、R6最佳地形成，其中R5和R6 串聯(lián)在總線中，以及R4被連接在三態(tài)緩沖器輸出和在電阻器R5和R6之間的節(jié)點之間。三態(tài)緩沖器U3也具有控制輸入22，其被連接到由電阻器R3和電容器C4形成的延遲電路M。 電阻器R3和電容器C4的值被選擇成使得延遲電路22具有比振蕩器啟動時間大至少一個數(shù)量級的時間常數(shù)。該特征通過在振蕩被建立和同步到在輸入總線上的同步信號之前不允許模塊10將其同步信號輸出到輸出總線，來允許系統(tǒng)的“熱插拔”能力。如果連接到同步 A和同步B總線的所有模塊被同時地上電，它也允許平穩(wěn)的上電順序。電容器C9和ClO為 DC阻隔電容器。電容器C5和Cll是使集電極電源線Vcc去耦合的去耦電容器。同步信號因此被注入節(jié)點，以使它將與自持續(xù)的振蕩同相，以及在被應(yīng)用到放大器輸入同步輸出之前由諧振器Zl過濾。 雖然以上描述的裝置實際上適用于滿足如前所述的預(yù)期目標(biāo)，應(yīng)理解，本發(fā)明并沒有被規(guī)定為限制到如在該描述中所述的同步晶體振蕩器模塊的具體的優(yōu)選實施方式。相反，本發(fā)明應(yīng)被理解為包括以下陳述的權(quán)利要求的主題的所有合理的等效形式。
權(quán)利要求
1.一種基于晶體振蕩器的模塊，包括調(diào)節(jié)電路，其用于從第一總線接收同步信號并輸出經(jīng)調(diào)節(jié)的信號； 晶體諧振器，其連接成接收所述經(jīng)調(diào)節(jié)的信號并輸出諧振器信號； 持續(xù)級放大器，其連接成接收所述諧振器信號并輸出持續(xù)級信號； 增益控制網(wǎng)絡(luò)，其連接成接收所述持續(xù)級信號； 同步范圍擴(kuò)展電路，其連接在所述增益控制網(wǎng)絡(luò)和所述諧振器之間； 接收緩沖器，其用于接收所述持續(xù)級信號并輸出緩沖信號；三態(tài)緩沖器，其具有主輸入、控制輸入以及輸出，所述主輸入連接成接收所述緩沖信號，以及所述輸出連接到第二總線。
2.根據(jù)權(quán)利要求1所述的基于晶體振蕩器的模塊，還包括延遲電路，所述延遲電路由與在Vcc和地之間的電容器串聯(lián)的電阻器形成，以及其中所述三態(tài)緩沖器的所述控制輸入連接到在所述電阻器和所述電容器之間的節(jié)點。
3.根據(jù)權(quán)利要求2所述的基于晶體振蕩器的模塊，還包括RF輸出緩沖器，所述RF輸出緩沖器連接到所述接收緩沖器的輸出并提供振蕩器同步的RF輸出。
4.根據(jù)權(quán)利要求3所述的基于晶體振蕩器的模塊，其中所述調(diào)節(jié)電路包括由電阻器加偏壓的CMOS反相器以及LC延遲部分和泄放電阻器。
5.根據(jù)權(quán)利要求4所述的基于晶體振蕩器的模塊，其中所述持續(xù)級放大器包括CMOS反相器和偏壓電阻器。
6.根據(jù)權(quán)利要求5所述的基于晶體振蕩器的模塊，其中所述增益控制網(wǎng)絡(luò)包括與電容器串聯(lián)的感應(yīng)器。
7.根據(jù)權(quán)利要求6所述的基于晶體振蕩器的模塊，其中所述同步范圍擴(kuò)展網(wǎng)絡(luò)包括與所述晶體諧振器串聯(lián)的感應(yīng)器。
8.根據(jù)權(quán)利要求7所述的基于晶體振蕩器的模塊，其中所述三態(tài)緩沖器的所述輸出經(jīng)由匹配網(wǎng)絡(luò)連接到所述第二總線，所述匹配網(wǎng)絡(luò)由互相串聯(lián)并與所述第二總線串聯(lián)的兩個電阻器以及連接在所述三態(tài)緩沖器的所述輸出與在這兩個串聯(lián)的電阻器之間的節(jié)點之間的第三電阻器形成。
9.一種同步時鐘系統(tǒng)，包括 第一同步總線；第二同步總線；第一基于晶體振蕩器的模塊，其包括調(diào)節(jié)電路，其用于從所述第一同步總線接收同步信號并輸出經(jīng)調(diào)節(jié)的信號； 晶體諧振器，其連接成接收所述經(jīng)調(diào)節(jié)的信號并輸出諧振器信號； 持續(xù)級放大器，其連接成接收所述諧振器信號并輸出持續(xù)級信號； 增益控制網(wǎng)絡(luò)，其連接成接收所述持續(xù)級信號； 同步范圍擴(kuò)展電路，其連接在所述增益控制網(wǎng)絡(luò)和所述諧振器之間； 接收緩沖器，其用于接收所述持續(xù)級信號并輸出緩沖信號；三態(tài)緩沖器，其具有主輸入、控制輸入以及輸出，所述主輸入連接成接收所述緩沖信號，以及所述輸出連接到所述第二同步總線；以及第二基于晶體振蕩器的模塊，其包括調(diào)節(jié)電路，其用于從所述第二同步總線接收同步信號并輸出經(jīng)調(diào)節(jié)的信號；晶體諧振器，其連接成接收所述經(jīng)調(diào)節(jié)的信號并輸出諧振器信號；持續(xù)級放大器，其連接成接收所述諧振器信號并輸出持續(xù)級信號；增益控制網(wǎng)絡(luò)，其連接成接收所述持續(xù)級信號；同步范圍擴(kuò)展電路，其連接在所述增益控制網(wǎng)絡(luò)和所述諧振器之間；接收緩沖器，其用于接收所述持續(xù)級信號并輸出緩沖信號；三態(tài)緩沖器，其具有主輸入、控制輸入以及輸出，所述主輸入連接成接收所述緩沖信號，以及所述輸出連接到所述第一同步總線。
10.根據(jù)權(quán)利要求9所述的同步時鐘系統(tǒng)，其中所述基于晶體振蕩器的模塊的至少一個包括RF輸出緩沖器，所述RF輸出緩沖器連接到所述接收緩沖器的輸出并提供振蕩器同步的RF輸出。
11.根據(jù)權(quán)利要求10所述的同步時鐘系統(tǒng)，其中所述調(diào)節(jié)電路的至少一個包括由電阻器加偏壓的CMOS反相器以及LC延遲部分和泄放電阻器。
12.根據(jù)權(quán)利要求11所述的同步時鐘系統(tǒng)，其中所述持續(xù)級放大器的至少一個包括 CMOS反相器和偏壓電阻器。
13.根據(jù)權(quán)利要求12所述的同步時鐘系統(tǒng)，其中所述增益控制網(wǎng)絡(luò)的至少一個包括與電容器串聯(lián)的感應(yīng)器。
14.根據(jù)權(quán)利要求13所述的同步時鐘系統(tǒng)，其中所述同步范圍擴(kuò)展網(wǎng)絡(luò)的至少一個包括與所述晶體諧振器串聯(lián)的感應(yīng)器。
15.根據(jù)權(quán)利要求14所述的同步時鐘系統(tǒng)，其中所述基于晶體振蕩器的模塊的至少一個還包括延遲電路，所述延遲電路由與在Vcc和地之間的電容器串聯(lián)的電阻器形成，以及其中所述三態(tài)緩沖器的所述控制輸入連接到在所述電阻器和所述電容器之間的節(jié)點。
16.根據(jù)權(quán)利要求15所述的同步時鐘系統(tǒng)，其中所述三態(tài)緩沖器輸出的至少一個經(jīng)由匹配網(wǎng)絡(luò)連接到相應(yīng)的同步總線，所述匹配網(wǎng)絡(luò)由互相串聯(lián)并與相應(yīng)的總線串聯(lián)的兩個電阻器以及連接在所述三態(tài)緩沖器的所述輸出與在這兩個串聯(lián)的電阻器之間的節(jié)點之間的第三電阻器形成。
全文摘要
公開了一種基于晶體振蕩器的模塊，其包括從第一總線接收經(jīng)調(diào)節(jié)的信號并將諧振器信號傳遞到持續(xù)級放大器的晶體諧振器。同步范圍擴(kuò)展電路連接在增益控制網(wǎng)絡(luò)和諧振器之間。三態(tài)緩沖器具有主輸入，其連接成通過緩沖器接收諧振器信號。三態(tài)緩沖器的輸出連接到第二總線，如果必要穿過匹配網(wǎng)絡(luò)。同步時鐘系統(tǒng)可通過將這些模塊交替地連接到這兩個總線來形成。三態(tài)緩沖器也具有控制輸入，其可連接到在Vcc和地之間的延遲電路，以便允許熱插拔和其它益處。
文檔編號H03L7/04GK102342024SQ201080010397
公開日2012年2月1日 申請日期2010年2月26日 優(yōu)先權(quán)日2009年3月5日
發(fā)明者喬治·戈麥斯, 羅曼·博格迪特斯基 申請人:奈爾頻率控制公司