專利名稱：時(shí)序電路與控制信號(hào)時(shí)序的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種時(shí)間數(shù)字轉(zhuǎn)換的系統(tǒng)與方法，特別是有關(guān)于一種具有校正和修正回路的時(shí)間數(shù)字轉(zhuǎn)換的系統(tǒng)與方法。
背景技術(shù)：
時(shí)間數(shù)字轉(zhuǎn)換器(Time to Digital Converter ;TDC)為本技術(shù)領(lǐng)域中已知的電路，用以偵測(cè)二信號(hào)，例如相位鎖定回路(Phase Locked Loop ；PLL)的控制信號(hào)與參考頻率信號(hào)(Reference Clock Signal)間的相位偏移(例如抖動(dòng)(jitter))。圖1是繪示以已知為游標(biāo)尺延遲線(Vernier Delay Line)架構(gòu)的一種已知TDC 的方塊圖。此TDC 100的原理為Siimizu等人描述于美國專利公開案第2009/0225631號(hào)中，其名稱為“時(shí)間數(shù)字轉(zhuǎn)換器(Time-To-Digital Converter) ”，在此將其整體內(nèi)容一并列入?yún)⒖糛ncorporated by Reference)。TDC 100具有第一延遲線，在此第一延遲線中，排列有一序列的延遲單元(Cells) 114，以依序延遲一原始頻率CK。每個(gè)延遲單元114以一預(yù)設(shè)延遲量τ工來延遲其輸入，并將多個(gè)延遲接頭(Taps) CKl、CK2、CK3、…提供至對(duì)應(yīng)的D型正反器(D-typeFlip Flop)116的數(shù)據(jù)(D)輸入。提供欲測(cè)量的信號(hào)SC至第二延遲線，在此第二延遲線中，在一序列的延遲單元115的每一延遲單元以一預(yù)設(shè)延遲量τ 2來延遲其輸入，其中T1 一般是大于τ2。舉例而言，可利用多對(duì)反向器(Inverters)來實(shí)施第一與第二延遲線。提供來自第二延遲線的連續(xù)接頭做為頻率輸入SC1、SC2、SC3…至對(duì)應(yīng)的正反器 116。由于T1 > τ2，因此序列SCI、SC2、SC3、…中的信號(hào)是相對(duì)于序列CK1、CK2、 CK3、…中的信號(hào)前進(jìn)。換言之，若CKl的上升頻率邊緣是在SCl的上升頻率邊緣之前發(fā)生，將會(huì)有一點(diǎn)沿著第一與第二延遲線，而在這點(diǎn)上，來自第二序列(延遲單元11 的延遲接頭“追上”自第一序列(延遲單元114)的對(duì)應(yīng)的延遲接頭。在此例子中，來自正反器116 的Q輸出直到此點(diǎn)時(shí)為“1”，而在此點(diǎn)之后為“0”。編碼器電路117接收到這些Q輸出，并對(duì)發(fā)生此種交叉的位置進(jìn)行編碼，而被編碼的結(jié)果代表信號(hào)SC的抖動(dòng)，信號(hào)SC將針對(duì)參考頻率CK而被測(cè)量。例如若使用2n個(gè)正反器，則編碼器(電路)117提供代表信號(hào)SC的一抖動(dòng)的一 N位編碼值。已知TDC 100有某些缺陷。由于制程、電壓、和溫度的變異，一延遲線的總延遲可能會(huì)與所欲的數(shù)值不同，造成某些不利的效應(yīng)。例如延遲單元115的總延遲中的變異可造成指示抖動(dòng)的編碼信號(hào)中不想要的相位噪聲。再者，各自的延遲單元間的不匹配可造成編碼的抖動(dòng)信號(hào)的頻率響應(yīng)中的諧波“突出(Spurs)”(突出的噪聲成分)。此二種缺點(diǎn)減少精確測(cè)量抖動(dòng)的能力。圖2是繪示已知時(shí)序電路200的方塊圖，此時(shí)序電路200尋求對(duì)付以上所討論的相位噪聲與突出的問題。時(shí)序電路200被充分地描述于Temporiti等人的論文(“A 3GHz fractional all-digital PLL with a 1. 8MHz bandwidthimplementing spur reduction techniques,"IEEE Journal Solid-State Circuits,vol. 44,no. 3,pp. 824-34,Mar. 2009),以下僅簡述此電路的原理。時(shí)序電路200包含TDC 230和用以控制TDC 230中的延遲單元的回授。提供待測(cè)量的信號(hào)CKra(由一數(shù)字控制震蕩器(Digitally Controlled Oscillator ；DC0)所提供)至 D 型正反器(DFF) 240-1、240-2、...、240_N(通稱為 240)的 D輸入。提供參考頻率信號(hào)CKkef至頻率倍頻器(Clock Doubler)210，頻率倍頻器210亦接收到來自偽隨機(jī)數(shù)產(chǎn)生器(Pseudorandom Number Generator ；PRNG)220。不久將明白頻率倍頻器210和PRNG 220存在的原因。幾乎如同在TDC 100中，提供來自頻率倍頻器210的輸出至延遲單元250-1、250-2、…、250-N(通稱為250)，并提供依序的延遲接頭至對(duì)應(yīng)的D 型正反器240的頻率輸入。TDC 230的輸出為代表CKra和CKkef間的抖動(dòng)的一編碼信號(hào)，而為方便說明，于圖2中，此輸出是繪示為由最后一個(gè)D型正反器240-N所發(fā)出，雖然可理解到亦有編碼器(未繪示)提供編碼功能，幾乎如圖1所示。校正模塊260包含用以處理位群組的群組器(Grouper)沈2、加法器沈4、低通濾波器(Low Pass Filter ;LPF066、和量化器(Quantizer) 268 校正模塊 260 根據(jù) TDC 230 的編碼輸出來提供校正信號(hào)。修正模塊270提供N個(gè)修正信號(hào)，這些修正信號(hào)是在加法器 280-1,280-2,…、280-N上加入至校正信號(hào)，并用以控制延遲單元，例如透過可變電容的原理。校正和修正回路存在于一回授配置結(jié)構(gòu)中。校正和修正模塊的功效為分別減少相位噪聲與突出。因?yàn)?0%的可獲得的循環(huán)是被撥出來進(jìn)行校正，故需要有頻率倍頻器210。 PRNG 220是用以投入偽隨機(jī)數(shù)抖動(dòng)，以通過包含減少多余的周期數(shù)來改善性能。時(shí)序電路200中的校正回路收集許多輸入信號(hào)(用以積分的多個(gè)群組，每一個(gè)群組有5個(gè)信號(hào))，其造成相對(duì)較長的校正時(shí)間。時(shí)序電路200需要乘法器于修正模塊270 中，其在實(shí)際實(shí)例中，須有較大的硅面積。亦需要頻率倍頻器210和PRNG 220，其造成高功率消耗，其降低關(guān)于噪聲方面的性能。由于頻率倍頻器210和使用50%樣本來進(jìn)行校正，時(shí)序電路200的操作速率為輸入頻率的兩倍。圖3是繪示又一已知時(shí)序電路的方塊圖。電路300被描述于Chang等人的論文(“A Fractional Spur Free All-Digital PLL with Loop Gain Calibration andPhase Noise Cancellation for GSM/GPRS/EDGE，” IEEE Int. Solid-State CircuitsConf. (ISSCC)Dig. Tech. Papers, pp. 222-23，598，F(xiàn)eb. 2008)。電路300包含一相位頻率偵測(cè)器與循環(huán)式TDC 310，其接收一參考頻率CKkef和一回授信號(hào)CKFB。如部分的相位鎖定回路，電路300提供數(shù)字回路濾波器(Digital LoopFilter ;DLF) 330、數(shù)字控制振蕩器(Digitally Controlled Oscillator ;DC0)332、和除法器(Divider) 334，除法器334回授信號(hào)CKFB。Σ Δ調(diào)變器 (Sigma-DeltaModulator)是用以隨機(jī)地改變除法器334的頻率分割值，以減少突出的噪聲。Σ Δ調(diào)變器是本技藝所知，并為Hasegawa等人描述于美國專利前案第7，279，990號(hào)中，其名稱為 “PLL 電路的 Σ Δ 調(diào)變器(Sigma-Delta Modulator for PLLCircuits) ”，在此將其整體內(nèi)容一并列入?yún)⒖糛ncorporated by Reference)。Σ Δ調(diào)變器340接收一分子值F，其是以可引起除法器334的頻率分割比例變化的方式來累積。使用一比例因子370 來更新相位鎖定回路，此比例因子370為輸出頻率周期對(duì)延遲單元的延遲時(shí)間的比率。比例因子取代電路200的校正回路，以減輕相位噪聲。電路300未含有修正回路，其造成電路 300的相位噪聲性能比電路200差。通過加法器320、342和；350、延遲組件360、比例因子 370和乘法器380，可使用提供一些相位噪聲消去的方式來控制至數(shù)字回路濾波器330的輸入。循環(huán)式TDC的使用減少延遲單元的數(shù)目但誘發(fā)頻內(nèi)αη-Band)噪聲，在循環(huán)式TDC中，最后的延遲單元的輸出回饋至第一個(gè)延遲單元的輸入。電路300在突出與相位噪聲方面的性能比電路200差。因此，需要使用一種TDC時(shí)序技術(shù)，其通過減少電路復(fù)雜度和增加效率來減少相
位噪聲。

發(fā)明內(nèi)容
因此，本發(fā)明的目的就是在提供一種時(shí)序電路與控制信號(hào)時(shí)序的方法，借以減少相位噪聲。一實(shí)施例揭示一種時(shí)序電路，時(shí)序電路包含時(shí)間數(shù)字轉(zhuǎn)換(Time to DigitalConversion ；TDC)電路、校正模塊和修正模塊。此TDC電路是配置以提供一時(shí)序信號(hào)，其是指示周期性參考頻率信號(hào)與可變回授信號(hào)的邊緣間的時(shí)序差異。此TDC電路亦配置以提供一延遲信號(hào)，其是相對(duì)于參考頻率信號(hào)而被可變動(dòng)地延遲。校正模塊是配置以接收延遲信號(hào)和一第二回授信號(hào)，并提供一校正信號(hào)，以增加與減少TDC電路的一總延遲，此總延遲是基于校正信號(hào)的一時(shí)間延遲加上修正信號(hào)的一時(shí)間延遲。修正模塊是配置以接收時(shí)序信號(hào)并提供修正信號(hào)，修正模塊是通過操作在參考頻率信號(hào)的一頻率，來最小化時(shí)序信號(hào)的一頻率響應(yīng)中的多個(gè)諧波突出。前述的時(shí)序電路還包含數(shù)字回路濾波器(DLF)、數(shù)字回路濾波器(DCO)、除法器和計(jì)數(shù)器。DLF是配置以根據(jù)時(shí)序信號(hào)來提供數(shù)字控制信號(hào)。DCO是配置以根據(jù)數(shù)字控制信號(hào)來調(diào)整輸出頻率信號(hào)的頻率。除法器是配置以將輸出頻率信號(hào)的頻率除以一整數(shù)M或一整數(shù)M+1，并提供一被分割的信號(hào)，此被分割的信號(hào)回饋至TDC電路為第一回授信號(hào)，此被分割的信號(hào)回饋至校正模塊為第二回授信號(hào)。計(jì)數(shù)器是配置以累積第一回授信號(hào)，并提供一增量信號(hào)，在第一回授信號(hào)的一累積總和大于一預(yù)設(shè)門檻的一事件中，增量信號(hào)使除法器除以整數(shù)M+1而不除以整數(shù)M。又一實(shí)施例揭示一種控制信號(hào)的時(shí)序的方法。接收參考頻率信號(hào)、第一回授信號(hào)和第二回授信號(hào)。通過N個(gè)延遲單元來延遲參考頻率信號(hào)，以提供一延遲信號(hào)。產(chǎn)生在參考頻率信號(hào)的一頻率的一時(shí)序信號(hào)。此時(shí)序信號(hào)是指示參考頻率信號(hào)與第一回授信號(hào)的邊緣間的一時(shí)序差異。根據(jù)延遲信號(hào)、第二回授信號(hào)和時(shí)序信號(hào)來調(diào)整延遲單元，以校正延遲單元的一總延遲，并減少延遲單元間的不匹配。前述的方法亦包含通過一低通濾波運(yùn)算并根據(jù)時(shí)序信號(hào)來產(chǎn)生一數(shù)字控制信號(hào)。根據(jù)數(shù)字控制信號(hào)來調(diào)整一輸出頻率信號(hào)的一頻率。將輸出頻率信號(hào)的頻率除以一整數(shù)M或一整數(shù)M+1，以提供一被分割的信號(hào)，此被分割的信號(hào)是被回饋為第一回授信號(hào)和第二回授信號(hào)。累積第一回授信號(hào)，并在第一回授信號(hào)超過一預(yù)設(shè)門檻的一事件中，將輸出頻率信號(hào)除以整數(shù)M+1。本發(fā)明實(shí)施例的優(yōu)點(diǎn)為，可提供具有相對(duì)于已知技藝較少電路復(fù)雜度的時(shí)序電路；不需要乘法器于修正回路中，并節(jié)省電路面積及減少功率消耗；不需要偽隨機(jī)數(shù)產(chǎn)生器和頻率倍頻器，因而造成節(jié)省額外的路面積及功率；校正的速率快，且無輸入工作循環(huán)的限制。當(dāng)與所附附圖一起閱讀時(shí)，將可由下列特定實(shí)施例的描述，來對(duì)各種實(shí)施例的運(yùn)作的結(jié)構(gòu)與與方法但加上其優(yōu)點(diǎn)有最佳的了解。


為讓本發(fā)明的上述和其它目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附附圖的說 明如下圖1是繪示游標(biāo)延遲線架構(gòu)中的已知TDC的方塊圖；圖2是繪示已知時(shí)序電路的方塊圖；圖3是繪示又一已知時(shí)序電路的方塊圖；圖4是繪示根據(jù)一例示實(shí)施例的ー時(shí)序電路的方塊圖；圖4A是繪示使用三態(tài)緩沖器的延遲單元的方塊圖；圖5是繪示根據(jù)一例示實(shí)施例的一校正模塊的方塊圖；圖6是繪示根據(jù)一例示實(shí)施例的一修正模塊的方塊圖；圖7是繪示根據(jù)一例示實(shí)施例的一累加器的方塊圖；圖8是繪示根據(jù)一例示實(shí)施例的一比較器和一緩存器的方塊圖；圖9是繪示根據(jù)一例示實(shí)施例的一相位鎖定回路的方塊圖；圖9A是繪示根據(jù)一例示實(shí)施例的一計(jì)數(shù)器與用以分?jǐn)?shù)變化的除法器的方塊圖；圖10是繪示根據(jù)ー相位鎖定回路實(shí)施例的一數(shù)字回路濾波器的方塊圖；圖11是繪示根據(jù)一例示實(shí)施例的流程圖。主要組件符號(hào)說明100 =TDC114:延遲單元115:延遲單元 116:正反器117:編碼器電路200:時(shí)序電路210 頻率倍頻器220 偽隨機(jī)數(shù)產(chǎn)生器230 =TDC240-1、240-2 :D 型正反器240-N :D 型正反器250-1、250_2 延遲單元250-N 延遲單元260 校正模塊262 群組器洸4:加法器洸6:低通濾波器268 量化器270 修正模塊沘0-1、沘0_2 加法器280-N:加法器300 電路310 相位頻率偵測(cè)器與循環(huán)式TDC320 加法器330 數(shù)字回路濾波器332 數(shù)字控制振蕩器334除法器340 :E A調(diào)變器342:加法器350 加法器360 延遲組件370:比例因子380 乘法器400:電路410 :TDC 電路412:閂鎖器414-1、414_2 延遲單元414-3,414-N 延遲單元414_i 延遲單元
415:時(shí)序信號(hào)416 緩沖器
418-0 三態(tài)緩沖器418-P 三態(tài)緩沖器
420 校正模塊422 相位偵測(cè)器
424 計(jì)數(shù)器425 校正信號(hào)
430 修正模塊432 累加器
432-1,432-2 累加器432-i、432-N 累加器
433、433-i 累加信號(hào)434 比較器
434-1,434-2 比較器434-i、434-N 比較器
435:比較信號(hào)436 緩存器
436-1,436-2 緩存器436-i、436-N 緩存器
437 修正信號(hào)437-1,437-2 修正信號(hào)
437-i、437-N:修正信號(hào)460-1、460-2 加法器
460-3、460-N 加法器526 加法器
527 閂鎖器710 加法器
720 邏輯門730 加法器
740 閂鎖器810 加法器
820 加法器830 正反器
910 加法器920 數(shù)字回路濾波器
930 數(shù)字控制震蕩器940 除法器
950 加法器960 計(jì)數(shù)器
962 累加器964 加法器
966 正反器967,968 反向器
969 與門970 乘法器
1005 輸入信號(hào)1010、1020乘法器
1030 加法器1040 延遲組件
1050 加法器1100 程序
1110 接收參考頻率信號(hào)與第一和第二回授信號(hào)
1120 通過N個(gè)延遲單元來延遲參考頻率信號(hào)以提供延遲信號(hào)
1130 在參考頻率信號(hào)的頻率上產(chǎn)生時(shí)序信號(hào)
1140:根據(jù)延遲信號(hào)、第二回授信號(hào)和時(shí)序信號(hào)來調(diào)整延遲單元
CLK 頻率輸入
CK1、CK2、CK3 延遲接頭
CKdco 待測(cè)量的信號(hào)
CKdiv 第一回授信號(hào)
CKdivi 第二回授信號(hào)
CKfb 回授信號(hào)
CKin 輸入頻率信號(hào)
CKout 輸出頻率信號(hào)
CKeef 參考頻率信號(hào)
D 輸入D⑶Lott 數(shù)字控制延遲線的可變延遲輸出DSM 信號(hào)IN、OUT:節(jié)點(diǎn)Q 輸出SC 欲測(cè)量的信號(hào)SCI、SC2、SC3 欲測(cè)量的信號(hào)τ”^:預(yù)設(shè)延遲量
具體實(shí)施例方式圖4是繪示根據(jù)一例示實(shí)施例的一時(shí)序電路的方塊圖。電路400包含時(shí)間數(shù)字轉(zhuǎn)換(TDC)電路410、用以減少相位噪聲的校正模塊420、和用以減少突出的修正模塊430。 校正模塊420和修正模塊430是被設(shè)置在一回授配置中，以提供校正和修正回路，可使用較已知系統(tǒng)簡單的電路來建立這些校正和修正回路。結(jié)果是，節(jié)省硅面積和功率，并相對(duì)于已知技藝，增加關(guān)于相位噪聲和突出方面的性能。TDC電路410多個(gè)閂鎖器(Latches) 412，閂鎖器412是配置以根據(jù)參考頻率信號(hào) CKeef來改變回授信號(hào)CKdiv的數(shù)值。特定地，在閂鎖器為D型正反器的一例子中，CKeef是被提供至包含有延遲單元414-1、414-2、414-3、…、414_N(通稱為414)的一延遲線，每一個(gè)延遲單元可為一對(duì)反相器anverters)或由本技藝所的合適的延遲組件所組成。在一例子中，N為16，雖然其也可為其它值。提供來自延遲單元414的延遲接頭至D型正反器412 的頻率邊緣(Clock Edges)。當(dāng)校正是如以下所述來完成時(shí)，延遲單元414-N的輸出是對(duì)應(yīng)延遲一周期的CKkef的CKKEF(因?yàn)檠舆t單元414-N的輸出是數(shù)字控制延遲線的可變延遲輸出，故稱為DCDLot)。根據(jù)來自校正模塊420和修正模塊430的多個(gè)信號(hào)來調(diào)整(增加或減少延遲)延遲單元414，這些信號(hào)是在加法器460-1、460-2、460-3、…、460_N(通稱為 460)上被相加，這些加法器可被建置為多重加法器或一單一加法器460。CKdiv可被耦接至一延遲線，例如在本技藝所知的光標(biāo)尺延遲線配置結(jié)構(gòu)(未繪示)中。TDC電路亦包含一編碼器(未繪示)，此編碼器編碼出指示相對(duì)于CKkef的CKdiv的抖動(dòng)的一時(shí)序信號(hào)415。時(shí)序信號(hào)415可為一 P位信號(hào)，其中N= 2P?？墒褂帽炯妓囁娜龖B(tài)(Tri-state)緩沖器來建構(gòu)延遲單元，例如如被描述于Park等人的論文(“All-digitalsynthesizable UffB transmitter architectures,” IEEE Int. Conf. on Ultra-Wideband(ICUWB2008), Vol. 2, p30，2008.)。圖4A是繪示使用三態(tài)緩沖器的延遲單元的方塊圖。延遲單元414_i可為圖4 的延遲單元414的任一者，延遲單元414-1包含平行地耦接在一起的緩沖器416和P個(gè)三態(tài)緩沖器418-0、…、418-P(通稱為418)。三態(tài)緩沖器418由時(shí)序信號(hào)415的各自位分別接收到致能(Enable)輸入。當(dāng)被關(guān)閉時(shí)，每一個(gè)三態(tài)緩沖器418的輸出為高阻抗(“Z”)，借以切換至增加的延遲。相反地，當(dāng)三態(tài)緩沖器418被開啟時(shí)，延遲時(shí)間是減少的。因此，可通過時(shí)序信號(hào)415的P個(gè)位來調(diào)整節(jié)點(diǎn)IN與OUT間的延遲。校正模塊420接收到D⑶Lqut 與CKdivi，其中CKdivi為時(shí)間偏移的CKDIV。CKdiv為相位鎖定回路所提供的可變的回授信號(hào)， 而回授信號(hào)于不同時(shí)間到達(dá)電路400的不同部分。因此，由于CKdiv與CKdivi為不同時(shí)間到達(dá)不同位置的同一信號(hào)時(shí)，可便利地將CKdiv稱為第一回授信號(hào)，CKdivi稱為第二回授信號(hào)。
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校正模塊420包含相位偵測(cè)器(Phase Detector ；PD) 422和計(jì)數(shù)器424，而所造成的校正信號(hào)425是被提供至加法器460的每一者。修正模塊430接收時(shí)序信號(hào)415。一陣列的多個(gè)累加器432處理此時(shí)序信號(hào)，以提供累加信號(hào)433至一陣列的多個(gè)比較器434。 比較器434提供比較信號(hào)435至一陣列的多個(gè)緩存器436，其儲(chǔ)存比較信號(hào)并提供N個(gè)修正信號(hào)437。如本技藝所知，累加信號(hào)433、比較信號(hào)435和修正信號(hào)437可分別被提供為多重信號(hào)或單一信號(hào)。提供N個(gè)修正信號(hào)437至對(duì)應(yīng)的加法器460，以不同地調(diào)整不同的延遲單元414，來減少延遲單元414間的不匹配。圖5是繪示根據(jù)一例示實(shí)施例的一校正模塊的方塊圖。如圖4所示，校正模塊420 包含相位偵測(cè)器422和計(jì)數(shù)器424。相位偵測(cè)器可為閂鎖器，例如D型正反器422。D⑶Lqut 是耦接至正反器422的D輸入，CKdivi是耦接至頻率輸入CLK。使用正反器的相位偵測(cè)器是本技藝所知，并被描述于McCabe等人的美國專利前案第4，593，253號(hào)中，其名稱為“相位鎖定回路的正反相位偵測(cè)器(Flip-Flop Phase Detector Circuit for Phase Locked Loop)”；及Kim等人的美國專利公開案第2009/0041172號(hào)中，其名稱為“相位偵測(cè)電路 (PhaseDetection Circuit) ”，在此將二者的整體內(nèi)容一并列入?yún)⒖?。相位偵測(cè)器422比較輸入D⑶Lott和CKdivi的相位。若D⑶Lott的相位領(lǐng)先CKdivi，正反器422提供在高位準(zhǔn)的Q輸出。若D⑶Lott的相位落后CKdivi，正反器422提供在低位準(zhǔn)的Q輸出。正反器422的Q輸出是被提供至加法器526，其提供多位輸出至閂鎖器527，例如至正反器537的D輸入。CKdivi 是耦接至對(duì)應(yīng)的頻率輸入CLK。正反器537的Q輸出是回饋至加法器526，使得計(jì)數(shù)器4M 可累計(jì)相位偵測(cè)器422的輸出。此被累計(jì)的多位輸出被提供為校正信號(hào)425，其是用以調(diào)整每一個(gè)延遲單元414的延遲。當(dāng)校正回路被鎖定時(shí)，信號(hào)DOTLott和CKdivi為同相，而總延遲時(shí)間等于DCDLott和CKdivi間相位差。圖6是繪示根據(jù)一例示實(shí)施例的一修正模塊的方塊圖。提供多位時(shí)序信號(hào)415至此陣列的累加器432的每一個(gè)累加器432-1、432-2、432-3、…、432_N(通稱為432)。第i 個(gè)累加器432-i (其中i在1與N間(包括1和N))亦接收到一常數(shù)值i_l。提供來自每一個(gè)累加器432-i的輸出至比較器434-1、434-2、434-3、…、4!M-N(通稱為434)中的一對(duì)應(yīng)的比較器434-i。第i個(gè)比較器434-i (其中i在1與N間(包括1和N))亦接收到一常數(shù)值i_l，并將由累加器432-i所收到的數(shù)值與此常數(shù)值比較。緩存器436-1、436-2、 436-3、…、436-N(通稱為436)儲(chǔ)存來自對(duì)應(yīng)的比較器434的比較輸出。來自緩存器436 的輸出是被提供為對(duì)應(yīng)的修正信號(hào)437-1、437-2、437-3、…、437_N(通稱為437)。以下提供累加器432、比較器4；34和緩存器436的細(xì)節(jié)。圖7是繪示根據(jù)一例示實(shí)施例的一累加器的方塊圖。圖7所示的累加器432-i可為N個(gè)累加器432的任一者。在加法器710上，加入時(shí)序信號(hào)415和一常數(shù)值i_l，并將結(jié)果提供至邏輯門720。在一實(shí)施例中，加法器710的輸出的每一個(gè)位是被饋入至邏輯門720 的輸入，此邏輯門720產(chǎn)生邏輯非或(NOR)運(yùn)算。邏輯門720的輸出是耦接至加法器730 的輸入，加法器730的輸出是耦接至閂鎖器740的數(shù)據(jù)輸入，例如至正反器740的D輸入。 CKdiv是耦接至至正反器740的頻率輸入。正反器740的Q輸出是回饋至加法器730，并被提供為累加信號(hào)433-i，使得累加器432-i被配置來累加TDC電路410的輸出。在一實(shí)施例中，加法器710是一減法器，即在相加前輸入的一者先加上負(fù)號(hào)。若至邏輯門720的每一個(gè)輸入是在低位準(zhǔn)(“0”)，累加器432-i對(duì)一累加值增量。當(dāng)時(shí)序信號(hào)415的數(shù)值等于常數(shù)值i_l時(shí)，加法器710的輸出為0，而非或門720是在高位準(zhǔn)上。因此，累加器432-i被增加 1。因而時(shí)序信號(hào)415的分布是被記錄在累加器432-i中，類似于一直方圖(Histogram)。圖8是繪示根據(jù)一例示實(shí)施例的一比較器和一緩存器的方塊圖。圖8所示的比較器434-i可為N個(gè)累加器434的任一者。使用一已知技術(shù)來將比較信號(hào)433_i比較至常數(shù)值i_l，例如配置一加法器810以自累加信號(hào)433-i中減去i_l，并提供一結(jié)果符號(hào)位 (Sign Bit)。此結(jié)果符號(hào)位是耦接至加法器820的輸入，加法器820的多位輸出是耦接至閂鎖器830的數(shù)據(jù)輸入，例如至正反器830的D輸入。為方便說明，正反器830的頻率輸入并未繪示于圖8中，但可能是CKDIV。正反器830的輸出是回饋至加法器820，并亦被提供為修正信號(hào)437-i。因此，比較器434-i將累加器432-i的輸出與常數(shù)值i_l比較，而緩存器436-i記錄比較器的輸出。圖9是繪示根據(jù)一例示實(shí)施例的一相位鎖定回路的方塊圖。相位鎖定回路900可用于頻率合成器應(yīng)用和其類似應(yīng)用中，相位鎖定回路900包含如上所述的TDC電路410、校正模塊420、修正模塊430和加法器460，以及以下所述的額外的組件。TDC電路410接收到輸入頻率信號(hào)CKIN，其可為圖4的參考頻率信號(hào)CKKEF、回授信號(hào)CKDIV。TDC提供頻率信號(hào) 415，其標(biāo)示為圖9的TDC[3:0]，以指出當(dāng)如圖4使用N = 16個(gè)延遲單元時(shí)，頻率信號(hào)415 可為4位。經(jīng)由加法器910提供頻率信號(hào)415至數(shù)字回路濾波器(DLF) 920，其可使頻率信號(hào) 415被以下所述的消去回路Cancellation Loop)修正。數(shù)字回路濾波器為本技藝所知， 并如同模擬回路濾波器在模擬相位鎖定回路(PLLs)中進(jìn)行，數(shù)字回路濾波器亦對(duì)數(shù)字相位鎖定回路(PLLs)進(jìn)行類似的處理。例如數(shù)字回路濾波器是描述于Mkurai等人的美國專利公開案第2009/03(^958號(hào)中，其名稱為“數(shù)字控制震蕩器與使用數(shù)字控制震蕩器的相位鎖定回路電路(DigitallyControlled Oscillator and Phase Locked Loop Circuit Using the DigitallyControlled Oscillator) ”，在此將其整體內(nèi)容一并列入?yún)⒖肌８鶕?jù)一實(shí)施例的數(shù)字回路濾波器(DLF)的詳細(xì)功能將于以下圖10的內(nèi)容中提供。DLF 920提供控制信號(hào)以調(diào)整數(shù)字控制震蕩器(DCO) 930。數(shù)字控制震蕩器(DCOs)是本技藝所知，用以提供如同電壓控制震蕩器提供給模擬相位鎖定回路(PLLs)的類似功能。數(shù)字控制震蕩器(DCOs)是描述于May等人的美國專利前案第5，727，038號(hào)中，其名稱為“使用數(shù)字回路濾波器和數(shù)字控制震蕩器的相位鎖定回路(Phase Locked Loop Using Digital LoopFilter and Digitally Controlled Oscillator)”，在此將其整體內(nèi)容一并列入?yún)⒖?。可使用非線性電容器、主動(dòng)式反向器級(jí)或其它已知DCO技術(shù)來建置DCO 930，其它已知DCO技術(shù)是本技藝所知，并被描述于 Ainspan等人的美國專利公開案第2010/0013532號(hào)中，其名稱為“建置多任務(wù)器電路以微調(diào)控制數(shù)字控制震蕩器的相位鎖定回路電路與方法(Phase Locked Loop Circuits and MethodsImplementing Multiplexer Circuit for Fine tuning of Digitally ControlledOscillators) ”，在此將其整體內(nèi)容一并列入?yún)⒖?。CKout的頻率被除法器940所除，其是被一整數(shù)M或M+1所除。此種可變除法是分?jǐn)?shù)型相位鎖定回路(Fractional-Type PLLs)的技藝所知，并被描述于Alkisini等人的美國專利公開案第2004/0223576號(hào)中，其名稱為“具有相位誤差補(bǔ)償?shù)姆謹(jǐn)?shù)型相位鎖定回路電路(Fractional-Type Phase Locked Loop Circuit with Compensation of PhaseErrors) ，，，￠1 ) 1 .! 一#歹U入#=#。
如本技藝所知，提供分?jǐn)?shù)除法可使時(shí)序應(yīng)用有較大的精確度與分辨率。計(jì)數(shù)器960 提供不是O就是1的增量信號(hào)加入至加法器950上的常數(shù)整數(shù)M,以決定除法器940是使用整數(shù)M或M+1來進(jìn)行除法。分?jǐn)?shù)型相位鎖定回路的計(jì)數(shù)器960是本技藝所知，并被描述于Hasegawa等人的美國專利前案第7，279，990號(hào)中。圖9A是繪示計(jì)數(shù)器960的例示建置的方塊圖。根據(jù)頻率信號(hào)CKdiv并使用累加器962來累加分子值F，累加器962包含加法器 964和正反器966。提供正反器966的Q輸出的最重要的一位至又一正反器967和反向器 968。提供與門(And (kite)969的輸出至除法器940，與門969知輸入是耦接至反向器968 和正反器967。換言之，當(dāng)被累加的數(shù)值超過對(duì)應(yīng)至預(yù)設(shè)門檻的一分子數(shù)值(模數(shù)值)時(shí)， 符合一溢出條件，且除數(shù)加1至M+1。在一實(shí)施例中，提供計(jì)數(shù)器960的輸出至消去回路，如果具有對(duì)應(yīng)至圖2中的乘法器380的乘法器970的圖9所示，以進(jìn)一步減少相位噪聲。消去回路減少相位噪聲，類似圖2中的時(shí)序電路200的消去回路。在以下的討論中，請(qǐng)參照?qǐng)D2中的時(shí)序電路200的組件，雖然應(yīng)理解的是這些組件是建置于如以下所述的本技術(shù)主題的實(shí)施例中。若除數(shù)改變，消去回路消去CKIN和CKDIV間的相位誤差，其發(fā)生在分?jǐn)?shù)型PLL的分?jǐn)?shù)變化期間。計(jì)數(shù)器960(其控制除數(shù))能預(yù)測(cè)相位誤差。例如，若平均除數(shù)為1. 25 (分?jǐn)?shù)部分=0. 25)，則除數(shù)可變化如1、1、1、2，以達(dá)成累加效果:5/4 = 1. 25， 隨著時(shí)間進(jìn)行的計(jì)數(shù)器960的輸出(即如圖3中的信號(hào)DSM)可為0、0、0、1(以對(duì)除數(shù)增量)。在比較中，分子值F為0. 25、0. 25、0. 25、0. 25。關(guān)于相位誤差，CKin可發(fā)展在每一次疊代(Iteration)的一遲滯(Lag)，例如其可在第一疊代期間與CKqut同相；可在一次疊代后落后CKott 0. 25個(gè)CKott周期；可在再一次疊代后落后CKottO. 5個(gè)CKott周期；可在又一次疊代后落后CKott 0. 75個(gè)CKott周期；可在又再一次疊代后再與CKott同相。在加法器342上自？減去0511產(chǎn)生消去因子0.25、0.25、0.25、-0.75。將這些消去因子加入至以上所述的相位誤差產(chǎn)生0. 25,0. 5,0. 75,0的一總和項(xiàng)，即消去相位誤差。因此，被一比例因子所乘的總和項(xiàng)等于相位誤差，其中比例因子為輸出周期與TDC分辨率(其為延遲單元的延遲時(shí)間) 間的比率。圖10是繪示根據(jù)一相位鎖定回路(DLF)實(shí)施例的一數(shù)字回路濾波器的方塊圖。 DLF 920提供一數(shù)字輸出，此數(shù)字輸出是做為用以頻率調(diào)整DCO 930的控制信號(hào)，如本技藝所知。在功能上，DLF 920進(jìn)行如圖10所示的低通濾波運(yùn)算，可使用本技藝中具有通常技術(shù)者所知的各種方式來建置DLF 920，以達(dá)成此種功能。輸入信號(hào)1005可表示為x[n]。乘法器1010和1020、加法器1030和1050、延遲組件1040可配置為如圖10圖10，以提供輸出信號(hào)y[n] = βχ[η] + α (χ [η]+χ [η_1])。低通濾波平滑化至DCO的輸入，其是因?yàn)閿?shù)字化的效果而有幫助的，如本技藝所知。因此，DLF 920提供與一串聯(lián)電阻電容(RC)電路對(duì)低通濾波相等同的功能。圖11是繪示根據(jù)一例示實(shí)施例的流程圖。在程序1100開始后，接收參考頻率信號(hào)與第一和第二回授信號(hào)(步驟1110)。通過N個(gè)延遲單元來延遲參考頻率信號(hào)，以提供延遲信號(hào)(步驟1120)。在參考頻率信號(hào)的頻率上產(chǎn)生時(shí)序信號(hào)(步驟1130)。時(shí)序信號(hào)是指示參考頻率信號(hào)與第一回授信號(hào)的邊緣間的一時(shí)序差異。根據(jù)延遲信號(hào)、第二回授信號(hào)和時(shí)序信號(hào)來調(diào)整延遲單元(步驟1140)，以校正延遲單元的總延遲，并減少延遲單元間的不匹配。雖然程序1100是繪示后續(xù)地結(jié)束于圖11中，但應(yīng)理解的是，根據(jù)相位鎖定回路的原理，程序1100可繼續(xù)以疊代的格式來進(jìn)行，以提供連續(xù)的時(shí)序調(diào)整。
各種實(shí)施例發(fā)現(xiàn)通訊系統(tǒng)中的廣泛應(yīng)用。有利地，各種實(shí)施例提供具有相對(duì)于已知技藝較少電路復(fù)雜度的時(shí)序電路。不需要乘法器于修正回路中，并節(jié)省電路面積及減少功率消耗。類似地，不需要偽隨機(jī)數(shù)產(chǎn)生器和頻率倍頻器，因而造成節(jié)省額外的路面積及功率。僅使用兩個(gè)輸入的校正的速率比已知將兩個(gè)以上(例如5個(gè))信號(hào)群組在一起的校正技術(shù)快，且無輸入工作循環(huán)的限制，不像在已知技藝中專門地保留了例如全部樣本一半以進(jìn)行校正。各種實(shí)施例使用簡單的電路組件，例如相位偵測(cè)器、計(jì)數(shù)器、累加器、和緩存器，以及由閂鎖器(例如D型正反器)所提供的以下切換。已成功地建置各種實(shí)施例。根據(jù)65mm的CMOS制程，總晶粒面積可被制作至少如長l/4mm乘以寬0. 8mm—般?。欢鳷DC與數(shù)字邏輯電路的面積為0. 025m2。已知技術(shù)典型地須要大于0. Im2的TDC與數(shù)字邏輯電路的面積。相較于群組多個(gè)輸入信號(hào)的已知建構(gòu)中的大于20個(gè)輸入頻率周期，各種實(shí)施例能于大約4個(gè)輸入頻率周期中提供快速校正。表一是列示與各種實(shí)施例的噪聲性能相關(guān)聯(lián)的表現(xiàn)結(jié)果。
權(quán)利要求
1.一種時(shí)序電路，其特征在于，包含 一時(shí)間數(shù)字轉(zhuǎn)換電路，配置以提供一時(shí)序信號(hào)，其是指示周期性的一參考頻率信號(hào)與一第一回授信號(hào)的邊緣間的一時(shí)序差異；以及一延遲信號(hào)，其是相對(duì)于該參考頻率信號(hào)而被可變動(dòng)地延遲；一校正模塊，配置以接收該延遲信號(hào)和一第二回授信號(hào)；以及提供一校正信號(hào)，以增加與減少該時(shí)間數(shù)字轉(zhuǎn)換電路的一總延遲，該總延遲是基于該校正信號(hào)的一時(shí)間延遲加上一修正信號(hào)的一時(shí)間延遲；以及一修正模塊，配置以接收該時(shí)序信號(hào)并提供該修正信號(hào)，該修正模塊是通過操作在該參考頻率信號(hào)的一頻率，來最小化該時(shí)序信號(hào)的一頻率響應(yīng)中的多個(gè)諧波突出。
2.根據(jù)權(quán)利要求1所述的時(shí)序電路，其特征在于， 該時(shí)間數(shù)字轉(zhuǎn)換電路包含多個(gè)閂鎖器；一第一延遲線，具有耦接至該第一回授信號(hào)的多個(gè)接頭，該第一延遲線的每一該些接頭是耦接至一對(duì)應(yīng)閂鎖器的一頻率輸入；一第二延遲線，具有耦接至該參考頻率信號(hào)的多個(gè)接頭，該第二延遲線的每一該些接頭是耦接至一對(duì)應(yīng)閂鎖器的一數(shù)據(jù)輸入；以及一編碼器，配置以對(duì)來自該些接頭的輸出進(jìn)行編碼，來提供該時(shí)序信號(hào)； 該校正模塊包含一相位偵測(cè)器，配置以對(duì)該延遲信號(hào)的一相位和該第二回授信號(hào)的一相位進(jìn)行比較；以及一計(jì)數(shù)器，配置以累計(jì)該相位偵測(cè)器的輸出； 該修正模塊包含一陣列的多個(gè)累加器，配置以累加該時(shí)序信號(hào)的數(shù)值；一陣列的多個(gè)比較器，耦接至該陣列的該些累加器，每一該些比較器是配置以比較多個(gè)P-位常數(shù)值的一者至一對(duì)應(yīng)累加器的輸出；以及一陣列的多個(gè)緩存器，配置以累積并儲(chǔ)存來自該些比較器的輸出。
3.根據(jù)權(quán)利要求2所述的時(shí)序電路，其特征在于，該相位偵測(cè)器包含 一閂鎖器，具有一數(shù)據(jù)輸入，耦接至該延遲信號(hào)；以及一頻率輸入，耦接至該第二回授信號(hào)。
4.根據(jù)權(quán)利要求3所述的時(shí)序電路，其特征在于，每一該些累加器包含一第一 P-位加法器，配置以接收該些P-位常數(shù)值的一者為一第一輸入，及接收該時(shí)序信號(hào)為一第二輸入；至少一邏輯門，配置以接收來自該第一 P-位加法器的一輸出的P個(gè)輸入信號(hào)； 一第二 P-位加法器，配置以接收該至少一邏輯門的一輸出為一第一輸入；以及一閂鎖器，配置以接收來自該第二 P-位加法器的一 P-位輸出為一數(shù)據(jù)輸入，及接收該第一回授信號(hào)為一頻率輸入；以及提供耦接至該第二 P-位加法器的一第二輸入的一 P-位輸出信號(hào)。
5.根據(jù)權(quán)利要求4所述的時(shí)序電路，其特征在于，每一該些緩存器包含一 P-位加法器，配置以接收來自一對(duì)應(yīng)比較器的一輸出為一第一輸入；以及一閂鎖器，具有一數(shù)據(jù)輸入，耦接至該緩存器的該P(yáng)-位加法器的一輸出；以及一輸出，耦接至該緩存器的該P(yáng)-位加法器的一第二輸入。
6.根據(jù)權(quán)利要求5所述的時(shí)序電路，其特征在于，該時(shí)間數(shù)字轉(zhuǎn)換電路的該些閂鎖器、 該相位偵測(cè)器的該閂鎖器、該些累加器的該些閂鎖器、及該些緩存器的該些閂鎖器為D型正反器；該時(shí)間數(shù)字轉(zhuǎn)換電路包含在該第二延遲線中的2P個(gè)延遲單元，該修正模塊包含2P個(gè)累加器、2P個(gè)比較器和2P個(gè)緩存器，在該第二延遲線中的每一該些延遲單元是對(duì)應(yīng)至一不同的累加器、一不同的比較器和一不同的緩存器；以及該修正信號(hào)是被提供為2P個(gè)單獨(dú)的修正信號(hào)，每一該些單獨(dú)的修正信號(hào)是被一對(duì)應(yīng)緩存器所提供，并被加入至該校正信號(hào)中，以調(diào)整在該第二延遲線中的一對(duì)應(yīng)延遲單元的一延遲。
7.根據(jù)權(quán)利要求1所述的時(shí)序電路，其特征在于，還包含一數(shù)字回路濾波器，配置以根據(jù)該時(shí)序信號(hào)來提供一數(shù)字控制信號(hào)； 一數(shù)字控制震蕩器，配置以根據(jù)該數(shù)字控制信號(hào)來調(diào)整一輸出頻率信號(hào)的一頻率； 一除法器，配置以將該輸出頻率信號(hào)的頻率除以一整數(shù)M或一整數(shù)M+1，并提供一被分割的信號(hào)，該被分割的信號(hào)回饋至該時(shí)間數(shù)字轉(zhuǎn)換電路為該第一回授信號(hào)，該被分割的信號(hào)回饋至該校正模塊為該第二回授信號(hào)；以及一計(jì)數(shù)器，配置以累積該第一回授信號(hào)，并提供一增量信號(hào)，在該第一回授信號(hào)的一累積總和大于一預(yù)設(shè)門檻的一事件中，該增量信號(hào)使該除法器除以整數(shù)M+1而不除以整數(shù)M。
8.—種控制信號(hào)的時(shí)序的方法，其特征在于，包含 接收一參考頻率信號(hào)、一第一回授信號(hào)和一第二回授信號(hào)； 通過N個(gè)延遲單元來延遲該參考頻率信號(hào)，以提供一延遲信號(hào)；產(chǎn)生在該參考頻率信號(hào)的一頻率的一時(shí)序信號(hào)，該時(shí)序信號(hào)是指示該參考頻率信號(hào)與該第一回授信號(hào)的邊緣間的一時(shí)序差異；根據(jù)該延遲信號(hào)、該第二回授信號(hào)和該時(shí)序信號(hào)來調(diào)整該些延遲單元，以校正該些延遲單元的一總延遲，并減少該些延遲單元間的不匹配。
9.根據(jù)權(quán)利要求8所述的控制信號(hào)的時(shí)序的方法，其特征在于，該產(chǎn)生該時(shí)序信號(hào)的步驟包含提供來自該些延遲單元的多個(gè)接頭分別至多個(gè)閂鎖器的多個(gè)頻率輸入； 分別有條件地切換該些閂鎖器至該第一回授信號(hào)的多個(gè)被延遲的數(shù)值；以及根據(jù)該些閂鎖器的輸出，來對(duì)該些閂鎖器間的一位置進(jìn)行編碼，以提供該時(shí)序信號(hào)，其中該些閂鎖器的輸出是由一第一邏輯數(shù)值改變至一第二邏輯數(shù)值。
10.根據(jù)權(quán)利要求8所述的控制信號(hào)的時(shí)序的方法，其特征在于，該調(diào)整該些延遲單元的步驟包含于N個(gè)累加器的一對(duì)應(yīng)者上累加N個(gè)累加信號(hào)的每一者，直到基于該時(shí)序信號(hào)和N個(gè)常數(shù)值的一者的一條件被滿足為止；比較該些累加信號(hào)至對(duì)應(yīng)的常數(shù)值，以提供N個(gè)比較信號(hào)；根據(jù)一對(duì)應(yīng)比較信號(hào)來更新N個(gè)緩存器的每一者，以提供N個(gè)修正信號(hào)至該些緩存器的輸出；以及根據(jù)該些修正信號(hào)來調(diào)整每一該些延遲單元，以補(bǔ)償延遲單元的不匹配； 加入該校正信號(hào)至每一該些修正信號(hào)，以提供N個(gè)延遲更新信號(hào)； 根據(jù)一對(duì)應(yīng)延遲更新信號(hào)來更新每一該些延遲單元的一延遲；以及提供在0與2P-1間(包括0和2P-1)的一不同的整數(shù)為至每一該些累加器和每一該些比較器的一對(duì)應(yīng)常數(shù)值。
全文摘要
本發(fā)明揭露一種時(shí)序電路與控制信號(hào)時(shí)序的方法。所述時(shí)序電路包含TDC(Time to Digital Conversion，時(shí)間數(shù)字轉(zhuǎn)換)電路、校正模塊與修正模塊。TDC電路是配置來提供時(shí)序信號(hào)指針，時(shí)序信號(hào)指針是指示周期參考頻率信號(hào)與可變回授信號(hào)的邊緣間的時(shí)序差異。TDC電路亦是配置來提供延遲信號(hào)，延遲信號(hào)是相對(duì)于參考頻率信號(hào)而被可變動(dòng)地延遲。校正模塊配置來提供校正信號(hào)，以增加與減少TDC電路的總延遲，總延遲是基于校正信號(hào)的時(shí)間延遲加上修正信號(hào)的時(shí)間延遲。修正模塊是配置來接收時(shí)序信號(hào)并提供修正信號(hào)，其通過操作在參考頻率信號(hào)的頻率來最小化時(shí)序信號(hào)的頻率響應(yīng)中的諧波突出(Spurs)。
文檔編號(hào)H03M1/10GK102386926SQ201110191009
公開日2012年3月21日 申請(qǐng)日期2011年7月4日 優(yōu)先權(quán)日2010年9月2日
發(fā)明者劉深淵, 周淳樸, 王佑仁, 薛福隆, 郭豐維 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司