專利名稱：電平移位電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種在將低電源電壓側(cè)的信號(hào)傳遞到高電源電壓側(cè)的電平移位電路中、不增厚MOS晶體管的柵極氧化膜來(lái)實(shí)現(xiàn)電平移位電路的高耐壓化的技術(shù)，例如涉及用于開關(guān)穩(wěn)壓器(switching regulator)等中使用的電平移位電路及半導(dǎo)體裝置的有用技術(shù)。
背景技術(shù)：
現(xiàn)有的電平移位電路具有圖13所示的構(gòu)成。圖13表示專利文獻(xiàn)I (第11項(xiàng)、圖6)中公開的公知的電平移位電路。用圖13來(lái)說(shuō)明公知的電平移位電路。圖13中，76、81是反相器(inverter)，79、80是PMOS晶體管(以下簡(jiǎn)稱為PM0S)，77,78是NMOS晶體管(以下簡(jiǎn)稱為NM0S)，Vddl是第I高電位側(cè)電源，Vdd2是第2高電位側(cè)電源，Vssl是低電位側(cè)電源，VIN是信號(hào)輸入端子，VOUT是信號(hào)輸出端子。作為公知的電平移位電路，將信號(hào)輸入端子VIN連接于NMOS (78)的柵極及反相器
·(76)的輸入端，反相器(76)將接地端連接于Vssl，將電源端連接于Vddl，反相器(76)的輸出端連接于NMOS (77)的柵極。將源極連接于Vdd2的PMOS (79)、PM0S (80)的柵極分別連接于彼此的漏極上，PMOS (79)的漏極經(jīng)NMOS (77)連接于Vssl，PMOS (80)的漏極經(jīng)NMOS (78)連接于Vssl。PM0S(80)的漏極也連接于將接地端連接于Vssl、將電源端連接于Vdd2的反相器(81)的輸入端上，反相器(81)的輸出連接于信號(hào)輸出端子VOUT來(lái)構(gòu)成。是將由電源電壓[Vddl-Vssl (GND)]生成的輸入信號(hào)VIN利用與電源電壓[Vddl-Vssl]不同的電源電壓[Vdd2_Vssl]而電平移位成與輸入信號(hào)VIN不同的振幅輸出信號(hào)VOUT的電路。圖13所示的電平移位電路可在Vdd2比Vddl低的電位下動(dòng)作，而在Vdd2變高的情況下，因?yàn)橄騊MOS (79)、PMOS (80)的柵極-源極間電壓VGS施加[Vdd2_Vssl]的高電位差，所以必需實(shí)現(xiàn)元件的高耐壓化。一般通過(guò)較厚地形成元件的柵極氧化膜來(lái)實(shí)現(xiàn)高耐壓化，從而即便向柵極-源極間施加大的電壓，也不產(chǎn)生元件破壞，但若增厚柵極氧化膜，則存在如下問(wèn)題，即元件尺寸會(huì)變大，IC成本會(huì)變高，并且，MOS晶體管的閾值電壓Vth、即動(dòng)作電壓變高，產(chǎn)生MOS晶體管的反轉(zhuǎn)速度變慢等缺陷。為了解決圖13所示電路的課題，專利文獻(xiàn)I中提議圖12所示的構(gòu)成。圖12表示專利文獻(xiàn)1(第10項(xiàng)、圖1)中公開的公知電平移位電路。用圖12來(lái)說(shuō)明公知的電平移位電路。圖12 中，59、73 是反相器，68、69 是 PM0S，60、61、63、64、65、71、72 是 NM0S，66、67是漏極高耐壓NMOS晶體管(以下簡(jiǎn)稱為漏極高耐壓NM0S)，62、70是電阻，74是第I恒流電路，75是第2恒流電路，Vddl是第I高電位側(cè)電源，Vdd2是第2高電位側(cè)電源，Vssl是第I低電位側(cè)電源，Vss2是第2低電位側(cè)電源，VIN是信號(hào)輸入端子，VOUT是信號(hào)輸出端子。這里，漏極高耐壓NMOS是通過(guò)將漏極形成為高耐壓、即便向柵極-漏極間或源極-漏極間施加高電壓也避免元件破壞的NMOS晶體管。是將由電源電壓[Vddl-Vssl]生成的輸入信號(hào)VIN利用電位比電源電壓[Vddl-Vssl]高的電源電壓[Vdd2-Vss2]而電平移位為中心電位比輸入信號(hào)VIN高的輸出信號(hào)VOUT的電路。圖12所示電路動(dòng)作的條件根據(jù)專利文獻(xiàn)I如下所示。第3項(xiàng)的0009段落中有以下記載?！吧鲜鲭娫措妷篬Vdd2_Vss2]是電位差與例如10V-5V等邏輯類電源電壓[Vddl-Vssl(GND)]基本相同、僅電位升高的電壓?！钡?項(xiàng)的0016段落中有以下記載?！案唠娢粋?cè)的基準(zhǔn)電位(低的一方的電源電壓)Vss2”該動(dòng)作條件表示Vddl (低的一方的電源電壓)與Vss2(高電位側(cè)的基準(zhǔn)電位)是相同電壓，電源電壓[Vdd2-Vss2]是電位差與電源電壓[Vddl-Vssl]基本相同、僅電位升高的電壓，電源電壓[Vdd2-Vssl]的電位差必需電源電壓[Vddl-Vssl]的大致2倍，以Vdd2比Vddl高的電位下的動(dòng)作為條件。圖12的電平移位電路由:在柵極接受輸入信號(hào)VIN與其反轉(zhuǎn)信號(hào)的一對(duì)輸入MOS晶體管NMOS(60)、NMOS(61);將源極連接于Vdd2的電流鏡連接的負(fù)荷MOS晶體管PMOS(68)、PMOS(69);分別串聯(lián)連接于上述輸入MOS晶體管NMOS(60)、NMOS(61)與負(fù)荷MOS 晶體管 PMOS (68)、PMOS (69)之間的漏極高耐壓 NMOS (66)、NMOS (67)和限制 NMOS (66)、NMOS (67)中流過(guò)的電流的電流限制用MOS晶體管NMOS (64)、NMOS (65);決定該電流限制用MOS晶體管NMOS(64)、NMOS(65)的電流量的第I恒流電路(74);供給電流以便上述漏極高耐壓MOS晶體管NM0S(67)的漏 極電位不過(guò)低的電流供給用MOS晶體管NM0S(71);決定該NMOS (71)的電流量的第2恒流電路(75);與對(duì)負(fù)荷MOS晶體管PMOS (69)的漏極中生成的輸出電壓進(jìn)行波形整形后輸出的反相器(73)等構(gòu)成。上述NMOS (60)、NMOS (61)的源極連接于Vssl，向其中一方的柵極直接輸入輸入信號(hào)VIN。另外，向另一方的柵極輸入經(jīng)反相器(59)反轉(zhuǎn)后的信號(hào),對(duì)應(yīng)于輸入信號(hào)VIN的信號(hào)電平，NMOS (60)、NMOS (61) ON-OFF 動(dòng)作。PMOS (68)、PMOS (69)的源極連接于Vdd2，PMOS (68)的柵極-漏極間被接合，向PMOS(69)的柵極施加PMOS(68)的漏極電壓。漏極高耐壓NMOS (66)、漏極高耐壓匪OS (67)連接成分別將漏極連接于PMOS (68)、PMOS(69)側(cè)，將源極連接于NM0S(60)、NM0S(61)側(cè)，且向柵極施加Vddl。根據(jù)這種NMOS (66)，、NMOS (67)，即便在向其漏極施加高的電壓的情況下，也能將源極電位固定為由柵極電位(Vddl)與MOS晶體管的閾值電壓Vth所決定的箝位電壓(clamp voltage)(Vddl-Vth)，不將高的電壓施加于源極側(cè)的元件 NMOS (64) ,NMOS (65) ,NMOS (60) ,NMOS (61)。NMOS (64)、NMOS (65)分別串聯(lián)連接于 NMOS (60)、NMOS (61)和與其對(duì)應(yīng)的NMOS (66), NMOS (67)之間，并且，與構(gòu)成第I恒流電路(74)的NM0S^3)進(jìn)行電流鏡連接，在NMOS (60)、NMOS (61)中的某一個(gè)為ON狀態(tài)的情況下，將流過(guò)對(duì)應(yīng)NMOS (66)、NM0S (67)的電流限制為由恒流電路(74)決定的電流量。第I恒流電路(74)將柵極-漏極相接合的NM0S(63)與電阻(62)串聯(lián)連接于Vddl> Vssl 之間。[0026]NMOS(71)與第2恒流電路(75)的匪OS(72)電流鏡連接，控制成當(dāng)輸出節(jié)點(diǎn)Nll的電位下降時(shí)，向輸出節(jié)點(diǎn)Nll供給由第2恒流電路(75)決定的電流，NI I的電位不比高電位側(cè)的基準(zhǔn)電位(低的一方的電源電壓)Vss2低。另外，若利用基于匪OS(64)、NMOS(65)的電流限制等，構(gòu)成為Nll的電位不比基準(zhǔn)電位Vss2低，則能省略NMOS (71)或第2恒流電路(75)。第2恒流電路(75)中電阻(70)與NM0S(72)串聯(lián)連接于Vdd2、Vss2之間。根據(jù)上述構(gòu)成的電平移位電路，當(dāng)輸入信號(hào)VIN為H(高)電平時(shí)，一方的輸入NMOS(61)0N，PMOS(69)、NMOS(67)、NMOS(65)中流過(guò)電流，并且，另一方的輸入NM0S(60)0FF，截?cái)嗔鬟^(guò)PMOS(68)、NMOS(66)、NMOS(64)的電流。結(jié)果，Nll的電位為低的狀態(tài)，反相器(73)的輸出信號(hào)VOUT變?yōu)榻咏黇dd2的電平的信號(hào)。相反，當(dāng)輸入信號(hào)VIN為L(zhǎng)(低)電平時(shí)，一方的輸入NM0S(61)0FF，截?cái)郚M0S(67)、NMOS (65)的電流，并且，另一方的輸入 NMOS (60) 0N，在 PMOS (68)、NMOS (66)、NMOS (64)中流過(guò)電流。另外，因?yàn)镻M0S(68)與PM0S(69)為電流鏡連接，所以PMOS(69)的漏極電壓一邊對(duì)連接于Nll的節(jié)點(diǎn)進(jìn)行充電一邊進(jìn)入非飽和區(qū)域，結(jié)果，Nll的電位變?yōu)榻咏黇dd2的電平，反相器(73)的輸出變?yōu)榻咏黇ss2的電平的信號(hào)。這里，所謂非飽和區(qū)域表示圖10中示為符號(hào)56的、在MOS晶體管的靜態(tài)特性下漏極-源極間電壓VDS低、漏極電流ID也低、ID相對(duì)VDS的變化大的區(qū)域。該圖10中，符號(hào)57是飽和區(qū)域。根據(jù)如此構(gòu)成的電平移位電路，僅向NM0S(66)、NM0S(67)的柵極-漏極間或源極-漏極間施加相當(dāng)于Vssl與Vdd2的電位差的大電壓，但通過(guò)NMOS (66)、NMOS (67)的漏極形成為高耐壓，從而避免元件破壞。即，即便電平移位電路的電平移位量變大，也不必增厚元件的柵極氧化膜，由此與增厚柵極氧化膜來(lái)實(shí)現(xiàn)耐壓的電平移位電路相比，能實(shí)現(xiàn)電路的占有面積的縮小或動(dòng)作速度的提聞。但是，在圖12的提案中，盡管能不增厚柵極氧化膜來(lái)確保元件的耐壓，但是存在在Vdd2比Vddl低的電壓下不動(dòng)作、在低電壓下不能動(dòng)作的問(wèn)題。此外，因作為最終級(jí)的反相器(73)的輸入部由電流 源充電后動(dòng)作的構(gòu)成，還存在為了加快動(dòng)作而消耗電流増大的問(wèn)題。專利文獻(xiàn)1:日本特開2004-72829號(hào)公報(bào)(第3、5、10-11頁(yè)、第1、6圖)
發(fā)明概要要解決的課題圖13所示的現(xiàn)有電平移位電路在Vdd2比Vddl低的電壓下能動(dòng)作，但是，在Vdd2變高的情況下，為了確保耐壓，必需增厚電平移位電路的構(gòu)成元件的柵極氧化膜。若增厚柵極氧化膜，則與之相伴地，元件尺寸變大，因此電路整體的占有面積變大，IC的成本變高。并且，存在產(chǎn)生MOS晶體管的閾值電壓Vth即動(dòng)作電壓變高、或MOS晶體管的反轉(zhuǎn)速度變慢等缺陷的問(wèn)題。并且，圖12所示的現(xiàn)有電平移位電路如上所述，電源電壓[Vdd2-Vssl]的電位差是電源電壓[Vddl-Vssl]的大致2倍作為動(dòng)作條件，存在在Vdd2比Vddl低的電壓下不動(dòng)作的問(wèn)題。另外，作為最終級(jí)的反相器(73)的輸入部、Nll的電位從L電平上升到H電平的時(shí)間由PMOS￠9) —邊利用輸出的電流對(duì)連接于Nll的節(jié)點(diǎn)進(jìn)行充電一邊進(jìn)入非飽和區(qū)域的動(dòng)作來(lái)決定，所以為了縮短上升時(shí)間，必需增加由PMOS (63)、PMOS (64)、PMOS (65)構(gòu)成的電流鏡電路的電流，還存在消耗電流増加的問(wèn)題。
實(shí)用新型內(nèi)容本實(shí)用新型解決上述現(xiàn)有問(wèn)題，其目的在于提供一種低電壓動(dòng)作、高耐壓、低消耗電流、高速動(dòng)作的電平移位電路及半導(dǎo)體裝置，在Vdd2比Vddl低的電壓的情況下也能動(dòng)作，在Vdd2變高的情況下，能在不超過(guò)所使用的元件耐壓的狀態(tài)下動(dòng)作，且不使消耗電流増加，動(dòng)作速度變高速。用于解決課題的手段在以下用于解決課題的手段中，為了在表示與后述實(shí)施例的關(guān)聯(lián)性的同時(shí)容易理解實(shí)用新型，在括號(hào)內(nèi)記載后述的實(shí)施例中使用的參照符號(hào)等。但是，這些參照符號(hào)等不將本實(shí)用新型限于后述的實(shí)施例的構(gòu)成，本實(shí)用新型中包含表示與后述的實(shí)施例中記載的功能、構(gòu)成一樣的功能、構(gòu)成的各種單元。本實(shí)用新型第I觀點(diǎn)的電平移位電路是將由電源電壓[Vddl-Vssl(GND)]生成的第I振幅的輸入信號(hào)VIN電平移位為由電源電壓[Vdd2-Vssl]生成的第2振幅的輸出信號(hào)VOUT的電路，為了實(shí)現(xiàn)上述目的，具備低電源電壓用電平移位電路，作為第I電平移位單元(I)，在Vdd2比Vddl低的電壓的情況下，電源0N，作為動(dòng)作狀態(tài)使用，在Vdd2的電壓高的情況下，確保元件的耐壓，電源0FF，在停止?fàn)顟B(tài)下使用，并且具備高電源電壓用電平移位電路，作為第2電平移位單元(2)，在Vdd2的電壓低的情況下，電源0FF，在停止?fàn)顟B(tài)下使用，在Vdd2的電壓高的情況下，確保元件的耐壓，電源0N，在動(dòng)作狀態(tài)下使用，電平移位電路由比較器電路⑶與電阻(4)、電阻(5)及基準(zhǔn)電壓源(6)構(gòu)成，其中，所述第I電平移位單元
(I)與所述第2電平移位 單元(2)的電源0N/0FF由所述比較器電路(3)的輸出決定，所述比較器電路⑶輸出對(duì)從所述基準(zhǔn)電壓源(6)提供的基準(zhǔn)電壓與由電阻(4)、電阻(5)分割Vdd2后的電壓進(jìn)行比較后的結(jié)果。如此構(gòu)成的第I觀點(diǎn)的電平移位電路構(gòu)成為利用Vdd2的電壓來(lái)切換所述第I電平移位單元(I)與所述第2電平移位單元(2)的電源0N/0FF動(dòng)作狀態(tài)，在Vdd2比Vddl低的低電壓下，可由所述第I電平移位單元(I)動(dòng)作，在Vdd2高的電壓的情況下，可在由所述第2電平移位單元(2)確保元件耐壓的狀態(tài)下動(dòng)作，可提供低電壓動(dòng)作、高耐壓的電平移位電路及半導(dǎo)體裝置。本實(shí)用新型第2觀點(diǎn)的電平移位電路由第I電平移位單元(I)、第2電平移位單元(2)、比較器電路(3)與電阻(4)、電阻(5)及基準(zhǔn)電壓源(6)構(gòu)成，其中，所述第I觀點(diǎn)中的第I電平移位單元(I)是將第I振幅的輸入信號(hào)VIN電平移位到第2振幅的輸出信號(hào)VOUT的電路，輸出第2振幅信號(hào)的電路在發(fā)生高的電位差的節(jié)點(diǎn)設(shè)置可0N/0FF動(dòng)作的漏極高耐壓MOS晶體管(以下簡(jiǎn)稱為漏極高耐壓M0S)，向所述漏極高耐壓MOS的漏極或源極施加恒壓。這里，漏極高耐壓MOS是如下MOS晶體管，S卩:通過(guò)漏極形成為高耐壓，即便向柵極-漏極間或源極-漏極間施加高電壓，也能避免元件的破壞。如此構(gòu)成的第2觀點(diǎn)的電平移位電路中第I電平移位單元(I)在Vdd2比Vddl低的電壓的情況下也能動(dòng)作，在Vdd2變高的情況下，電源0FF，變?yōu)橥Ｖ範(fàn)顟B(tài)，從而由所述漏極高耐壓MOS確保元件的耐壓。并且在電源OFF時(shí)，通過(guò)監(jiān)視施加于漏極高耐壓MOS的恒壓，不必新追加電路就可確認(rèn)第I電平移位單元(I)停止。本實(shí)用新型第3觀點(diǎn)的電平移位電路由第I電平移位單元(I)、第2電平移位單元(2)、比較器電路(3)與電阻(4)、電阻(5)及基準(zhǔn)電壓源(6)構(gòu)成，其中，所述第I觀點(diǎn)中的第2電平移位單元(2)是將第I振幅的輸入信號(hào)VIN電平移位為第2振幅的輸出信號(hào)VOUT的電路，在輸出級(jí)的PMOS晶體管的柵極，具備具有切換電流供給能力的功能的電流供給能力UP切換單元(55)，確保包含所述電流供給能力UP切換單元(55)的電路中所使用的元件的耐壓來(lái)動(dòng)作。如此構(gòu)成的第3觀點(diǎn)的電平移位電路中，第2電平移位單元⑵在Vdd2高的情況下，可在不超過(guò)所使用的晶體管的耐壓的狀態(tài)下動(dòng)作，通過(guò)電流供給能力UP切換單元(55)的作用，可以以低消耗電流進(jìn)行高速動(dòng)作。本實(shí)用新型第4觀點(diǎn)的電平移位電路是單獨(dú)使用所述第2觀點(diǎn)的電平移位電路中的第I電平移位單元⑴的電平移位電路，在Vdd2比Vddl低的電壓的情況下也可動(dòng)作，在Vdd2變高的情況下，電源0FF，變?yōu)橥Ｖ範(fàn)顟B(tài)，從而確保元件的耐壓。并且在電源OFF時(shí)通過(guò)監(jiān)視恒壓，不必新追加電路就可確認(rèn)第4觀點(diǎn)的電平移位電路停止。本實(shí)用新型第5觀點(diǎn)的電平移位電路是單獨(dú)使用所述第3觀點(diǎn)的電平移位電路中的第2電平移位單元(2)的電平移位電路。在Vdd2變高的情況下，可在不超過(guò)所使用的晶體管的耐壓的狀態(tài)下動(dòng)作，通過(guò)電流供給能力UP切換單元(55)的作用，可以以低消耗電流進(jìn)行高速動(dòng)作實(shí)用新型效果本實(shí)用新型可提供一種電平移位電路，構(gòu)成為由比較器電路切換低電源電壓用電平移位電路與高電源電壓用電平移位電路，利用施加的電源電壓來(lái)切換所使用的電平移位電路，即使在Vdd2比Vddl 低的電源電壓下也能動(dòng)作，即使在Vdd2高的電源電壓的情況下，也能確保元件的耐壓，實(shí)現(xiàn)低消耗電流、高速動(dòng)作。

圖1是實(shí)施例1的構(gòu)成圖。圖2是實(shí)施例2及實(shí)施例4的構(gòu)成圖。圖3A是圖2所示電平移位電路的動(dòng)作的說(shuō)明圖。圖3B是圖2所示電平移位電路的動(dòng)作的說(shuō)明圖。圖4是圖2所示電平移位電路的動(dòng)作的說(shuō)明圖。圖5是實(shí)施例3及實(shí)施例5的構(gòu)成圖。圖6是從圖5中去除電流供給能力UP切換功能(55)的構(gòu)成圖。圖7是圖5所示電平移位電路的動(dòng)作的說(shuō)明圖。圖8A是圖5所示電平移位電路的動(dòng)作的說(shuō)明圖。圖8B是圖5所示電平移位電路的動(dòng)作的說(shuō)明圖。圖9是實(shí)施例1的比較器電路(3)的輸入輸出特性。圖10是MOS晶體管的靜態(tài)特性VDS-1D特性圖。圖11是圖5及圖6所示電平移位電路的VOUT輸出波形圖。[0064]圖12是專利文獻(xiàn)I第10項(xiàng)圖1中公開的公知的電平移位電路。圖13是專利文獻(xiàn)I第11項(xiàng)圖6中公開的公知的電平移位電路。
具體實(shí)施方式
下面，參照附圖來(lái)說(shuō)明本實(shí)用新型的電平移位電路的最佳實(shí)施例。以下實(shí)施例的說(shuō)明中附加相同符號(hào)的構(gòu)成單元表示實(shí)質(zhì)上一樣的功能、構(gòu)成、動(dòng)作，有時(shí)當(dāng)記載重復(fù)時(shí)，省略其說(shuō)明。另外，實(shí)施例的說(shuō)明作為示例表示，基于同樣技術(shù)思想的同樣的電平移位電路包含在本實(shí)用新型中。實(shí)施例1圖1是表示涉及本實(shí)用新型的實(shí)施例1的電平移位電路的構(gòu)成圖。圖1中，符號(hào)I是第I電平移位單元，符號(hào)2是第2電平移位單元，符號(hào)3是比較器電路，符號(hào)4、5是電阻，符號(hào)6是基準(zhǔn)電壓源，Vddl是第I高電位側(cè)電源，Vdd2是第2高電位側(cè)電源，Vssl是低電位側(cè)電源，VIN是信號(hào)輸入端子，VOU是信號(hào)輸出端子，TOUT是ON/OFF判別端子。第I電平移位單元⑴是將由電源電壓[Vddl-Vssl]生成的第I振幅的輸入信號(hào)VIN電平移位為由電源電壓[Vdd2-Vssl]生成的第2振幅的輸出信號(hào)VOUT的電路，具有如下功能，即:可利用從SW端輸入的信號(hào)來(lái)切換電源0N/0FF動(dòng)作，在Vdd2比Vddl低的電壓的情況下也能從VOUT端子輸出信號(hào),在Vdd2高的電源電壓的情況下,利用從SW端輸入的信號(hào)，確保元件的耐壓，電源0FF，變?yōu)橥Ｖ範(fàn)顟B(tài)的功能。并且，TOUT端子具有如下功能:能監(jiān)視電路內(nèi)部的電壓，在電源OFF的停止?fàn)顟B(tài)下輸出恒壓，在電源ON的動(dòng)作狀態(tài)下,輸出振幅與VOUT信號(hào)基本相同的信號(hào)。第2電平移位單·元(2)是將第I振幅的輸入信號(hào)VIN電平移位為第2振幅的輸出信號(hào)VOUT的電路，具有如下功能，S卩:可利用從SWB端輸入的信號(hào)，以與第I電平移位單元
(I)反轉(zhuǎn)的動(dòng)作切換電源0FF/0N動(dòng)作，在Vdd2高的電源電壓的情況下，確保元件的耐壓，電源0N，進(jìn)行動(dòng)作的功能。比較器電路(3)具有如下功能:比較從基準(zhǔn)電壓源(6)提供的基準(zhǔn)電壓V6與由電阻(4)、電阻(5)分割電源電壓[Vdd2-Vssl]后的輸入電壓，利用基準(zhǔn)電壓與輸入電壓的差異，使輸出變化為L(zhǎng)電平/H電平。比較器電路(3)的輸出端連接于第I電平移位單元⑴的SW端及第2電平移位單元(2)的SWB端。VIN信號(hào)輸入端子連接于第I電平移位單元(I)的VIN端及第2電平移位單元(2)的VIN端。VOUT信號(hào)輸出端子連接于第I電平移位單元(I)的VOUT端及第2電平移位單元(2)的VOUT端。第I電平移位單元(I)的Vddl端連接于作為第I高電位側(cè)電源的Vddl，Vdd2端連接于作為第2高電位側(cè)電源的Vdd2，接地端連接于低電位側(cè)電源。第2電平移位單元(2)的Vddl端連接于作為第I高電位側(cè)電源的Vddl，Vdd2端連接于作為第2高電位側(cè)電源的Vdd2，接地端連接于低電位側(cè)電源。詳細(xì)說(shuō)明上述構(gòu)成的圖1電平移位電路的動(dòng)作。列舉具體實(shí)例，在圖9中示出比較器電路(3)的輸入輸出特性。圖9中的條件是如下實(shí)例，S卩:設(shè)所述基準(zhǔn)電壓V6為式⑴揭示的電壓，設(shè)Vdd2=5V時(shí)基準(zhǔn)電壓V6與所述輸入電壓一致，在輸入電壓比基準(zhǔn)電壓V6低的情況下，比較器電路⑶的輸出為L(zhǎng)電平，相反，在輸入電壓比基準(zhǔn)電壓V6高的情況下，輸出H電平。另外，式(I)中的R5表示電阻(5)的電阻值，R4表示電阻(4)的電阻值?；鶞?zhǔn)電壓V6=5[V] XR5/(R4+R5)(I)比較器輸出從L電平切換為H電平、或相反切換的基準(zhǔn)電壓V6，設(shè)定為Vdd2的電壓比Vddl高、Vdd2不超過(guò)半導(dǎo)體裝置內(nèi)使用的元件的耐壓的電壓。表I是表示后述的具體電路例中使用的各元件的耐壓的實(shí)例。[表 I]晶體管的耐壓值例表
權(quán)利要求1.一種電平移位電路，具備第I電平移位單元、第2電平移位單元、比較器電路、與基準(zhǔn)電壓源，其特征在于: VIN端子連接于所述第I電平移位單元與所述第2電平移位單元的VIN端， 所述第I電平移位單元的第I電源端連接于第I高電位側(cè)電源，第2電源端連接于第2高電位側(cè)電源，接地端連接于低電位側(cè)電源， 所述第2電平移位單元的第I電源端連接于第I高電位側(cè)電源，第2電源端連接于第2高電位側(cè)電源，接地端連接于低電位側(cè)電源， 所述第I電平移位單元與所述第2電平移位單元的電源ON/OFF動(dòng)作由所述比較器的輸出控制，所述比較器對(duì)基準(zhǔn)電壓源的輸出電壓與從外部輸入的第2高電位側(cè)電源電壓進(jìn)行比較。
2.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于: 具備所述第I電平移位單元、所述第2電平移位單元、所述比較器電路、與所述基準(zhǔn)電壓源， 所述第I電平移位單元中反相器(7)、反相器(9)、AND電路(8)的電源端連接于第I高電位側(cè)電源，接地端連接于低電位側(cè)電源，SW端子被輸入反相器(7)的輸入與NM0S(20)、NMOS (21)、NMOS (27)的柵極， 反相器(7)的輸出與AND電路(8)的一方輸入及NMOS (12)、漏極高耐壓NMOS (25)的柵極連接， NMOS(12)的漏極經(jīng)電阻(11)、電阻(10)連接于第2高電位側(cè)電源， 電阻(11)、電阻(10)相互連接的節(jié)點(diǎn)與漏極高耐壓PMOS (17)、漏極高耐壓PMOS (22)、漏極高耐壓PMOS (24)的柵極連接， 漏極高耐壓PMOS (17)、漏極高耐壓PMOS (22)的源極連接于第2高電位側(cè)電源， VIN端子連接于AND電路(8)的另一方輸入， 一對(duì)輸入MOS晶體管NMOS (15)、NMOS (16)的柵極接受AND電路⑶的輸出與通過(guò)反相器(9)變?yōu)槠浞崔D(zhuǎn)信號(hào)后的輸出， NMOS (15)、NMOS (16)的源極連接于低電位側(cè)電源， NMOS (15)的漏極連接于PMOS (13)的漏極， NMOS (16)的漏極連接于PMOS (14)的漏極， PMOS (13)、PMOS (14)的柵極分別連接于彼此的漏極， NMOS (16)的漏極連接于PMOS (18)、NMOS (19)的柵極， NMOS(19)的源極連接于低電位側(cè)電源， PMOS (18)、NMOS (19)的漏極彼此連接，輸入PMOS (23)、NMOS (26)的柵極， NMOS (26)的源極連接于低電位側(cè)電源，漏極經(jīng)漏極高耐壓NMOS (25)、漏極高耐壓PMOS (24)連接于PMOS (23)的漏極， PMOS (13)、PMOS (14)、PMOS (18)的源極連接于漏極高耐壓PMOS (17)的漏極， PMOS (23)的源極連接于漏極高耐壓PMOS (22)的漏極， VOUT端子連接于漏極高耐壓NMOS (25)、漏極高耐壓PMOS (24)的漏極， NMOS (20)的漏 極連接于漏極高耐壓PMOS (17)的漏極， NMOS (21)的漏極連接于NMOS (26)的柵極，NMOS (27)的漏極連接于漏極高耐壓NMOS (25)的源極， NMOS (12)、NMOS (20)、NMOS (21)、NMOS (27)的源極連接于低電位側(cè)電源。
3.根據(jù)權(quán)利要求2所述的電平移位電路，其特征在于: NMOS (30)的漏極經(jīng)電阻(29)、電阻(28)連接于第2高電位側(cè)電源， 電阻(29)、電阻(28)相互連接的節(jié)點(diǎn)連接于PMOS (31)的柵極， NMOS (34)的漏極經(jīng)電阻(33)、電阻(32)、PMOS (31)連接于第2高電位側(cè)電源， 電阻(33)、電阻(32)相互連接的節(jié)點(diǎn)連接 于漏極高耐壓PMOS (24)的源極及TOUT端子， NMOS (30)、NMOS (34)的源極連接于低電位側(cè)電源，柵極連接于SW端子。
4.根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于: 具備所述第I電平移位單元、所述第2電平移位單元、所述比較器電路與所述基準(zhǔn)電壓源， 所述第2電平移位單元中反相器(35)、N0R電路(36)、AND電路(37)的電源端連接于第I高電位側(cè)電源，接地端連接于低電位側(cè)電源，VIN端子連接于NOR電路(36)的一方輸入及AND電路(37)的一方輸入， NOR電路(36)的輸出被輸入到漏極高耐壓NMOS (50)、漏極高耐壓NMOS (54)的柵極， AND電路(37)的輸出連接于漏極高耐壓NMOS (47)的柵極， 漏極高耐壓NMOS (47)、漏極高耐壓NMOS (50)、漏極高耐壓NMOS (54)的源極連接于低電位側(cè)電源， 漏極高耐壓PM0S(53)的源極連接于第2高電位側(cè)電源，漏極連接于漏極高耐壓NMOS (54)的漏極及VOUT端子， 漏極高耐壓NMOS (47)的漏極經(jīng)PMOS (46)、PMOS (45)連接于第2高電位側(cè)電源， PMOS (46)的源極連接于漏極高耐壓PMOS (53)的柵極、PMOS (51)的漏極、PMOS (52)的漏極，柵極連接于第I高電位側(cè)電源， PMOS(51)的源極連接于第2高電位側(cè)電源， 漏極高耐壓NMOS (50)的漏極經(jīng)PMOS (49)、PMOS (48)連接于第2高電位側(cè)電源， PMOS (49)的源極連接于PMOS (51)的柵極，柵極連接于第I高電位側(cè)電源， SWB端子連接于AND電路(37)的另一方輸入、反相器(35)的輸入及NMOS (42)的柵極， 反相器(35)的輸出連接于NOR電路(36)的另一方輸入及漏極高耐壓NMOS (40)的柵極， NMOS (42)的源極經(jīng)電流源(43)連接于低電位側(cè)電源，漏極經(jīng)PMOS (41)連接于第2高電位側(cè)電源， PMOS (41)的漏極及柵極連接于PMOS (45)的柵極、PMOS (48)的柵極， PMOS (41)的柵極連接于PMOS (44)的漏極， 漏極高耐壓NM0S(40)的源極連接于低電位側(cè)電源，漏極經(jīng)電阻(39)、電阻(38)連接于第2高電位側(cè)電源， 電阻(39)、電阻(38)相互連接的節(jié)點(diǎn)連接于PMOS (44)、PMOS (52)的柵極， PMOS (44)、PMOS (52)的源極連接于第2高電位側(cè)電源。
5.根據(jù)權(quán)利要求2或3所述的電平移位電路，其特征在于:所述電平移位電路是單獨(dú)使用所述第I電平移位單元的電平移位電路， 所述電平移位電路由與權(quán)利要求2相同的所述第I電平移位單元構(gòu)成，電源ON/OFF動(dòng)作由從外部輸入的信號(hào)控制。
6.根據(jù)權(quán)利要求4所述的電平移位電路，其特征在于: 所述電平移位電路是單獨(dú)使用所述第2電平移位單元的電平移位電路， 所述電平移位電路由 與權(quán)利要求4相同的所述第2電平移位單元構(gòu)成，電源ON/OFF動(dòng)作由從外部輸入的信號(hào)控制。
專利摘要本實(shí)用新型的電平移位電路構(gòu)成為具備低電源電壓用電平移位電路，作為第1電平移位單元(1)，在低電壓的情況下，電源ON，作為動(dòng)作狀態(tài)使用，在電源電壓高的情況下，確保元件的耐壓，電源OFF，在停止?fàn)顟B(tài)下使用，以及高電源電壓用電平移位電路，作為第2電平移位單元(2)，在電源電壓低的情況下，電源OFF，在停止?fàn)顟B(tài)下使用，在電源電壓高的情況下，確保元件的耐壓，電源ON，在動(dòng)作狀態(tài)下使用，利用電源電壓進(jìn)行切換。
文檔編號(hào)H03K19/0185GK203119868SQ20119000065
公開日2013年8月7日 申請(qǐng)日期2011年1月24日 優(yōu)先權(quán)日2010年9月30日
發(fā)明者山口悟司, 平山友啟 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社