專利名稱：一種抗干擾復(fù)位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體涉及一種復(fù)位電路。
背景技術(shù)：
在集成電路的設(shè)計(jì)中，芯片的抗干擾問題不容忽視，在芯片帶動(dòng)較大的驅(qū)動(dòng)電路時(shí)，驅(qū)動(dòng)會(huì)對電源產(chǎn)生影響；復(fù)位電路的功能是保證芯片能夠正常初始化，在利用電容的電壓不突變原理，通過P-MOS管對電源充電實(shí)現(xiàn)初始化功能的復(fù)位電路中，由于P-MOS管處于導(dǎo)通狀態(tài)，如果電源波動(dòng)較大，或波動(dòng)時(shí)間較長，會(huì)使內(nèi)部電路產(chǎn)生誤復(fù)位，造成芯片的功能混亂。

發(fā)明內(nèi)容
本發(fā)明要解決的問題是提供一種抗干擾復(fù)位電路，可以解決現(xiàn)有技術(shù)因P-MOS管導(dǎo)通，在電源波動(dòng)情況下導(dǎo)致內(nèi)部電路誤復(fù)位的問題。本發(fā)明通過以下技術(shù)方案實(shí)現(xiàn)
一種抗干擾復(fù)位電路，包括源極與電源連接、漏極與一端接地的電容器連接的PMOS管，所述PMOS管和電容器的連接點(diǎn)與反相器串聯(lián)構(gòu)成的放大電路的輸入端連接，所述放大電路的輸出端連接外電路，所述PMOS管的柵極連接于反相器和反相器的連接點(diǎn)。本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于
一、利用PMOS管的特性，在復(fù)位過程結(jié)束后關(guān)閉PMOS管，使電源的波動(dòng)不影響電容的電量，達(dá)到提高抗干擾性的目的；
二、結(jié)構(gòu)簡單，實(shí)施方便，不影響芯片的成本。


圖I為現(xiàn)有技術(shù)的復(fù)位電路的電路結(jié)構(gòu)圖。圖2為本發(fā)明所述的抗干擾復(fù)位電路的電路結(jié)構(gòu)圖。
具體實(shí)施例方式如圖I所示的復(fù)位電路，包括源極與電源6連接、漏極與一端接地的電容器2連接的PMOS管1，所述PMOS管I和電容器2的連接點(diǎn)與反相器3、4、5串聯(lián)構(gòu)成的放大電路的輸入端連接，所述放大電路的輸出端7連接外電路，所述PMOS管I的柵極接地。如圖2所示的抗干擾復(fù)位電路，與圖I相比的區(qū)別在于PMOS管I的柵極連接于反相器4和反相器5的連接點(diǎn)；當(dāng)芯片通電時(shí)，電容器2兩端的電壓為0，經(jīng)過兩個(gè)反相器3、4控制PMOS管I導(dǎo)通對電容器2進(jìn)行充電使芯片進(jìn)入復(fù)位狀態(tài)，復(fù)位過程結(jié)束后，電容器2上電壓為VDD，經(jīng)過3、4反相器切斷PMOS管，電容器2上的電壓VDD保持，即使電源6的電壓有波動(dòng)，也不會(huì)對電容器2上的電壓產(chǎn)生影響，芯片也就不會(huì)有誤復(fù)位的情況，達(dá)到提高抗干擾性的目的。
權(quán)利要求
1.一種抗干擾復(fù)位電路，包括源極與電源(6)連接、漏極與一端接地的電容器(2)連接的PMOS管(I)，所述PMOS管(I)和電容器(2 )的連接點(diǎn)與反相器(3、4、5 )串聯(lián)構(gòu)成的放大電路的輸入端連接，所述放大電路的輸出端(7)連接外電路，其特征在于所述PMOS管(O的柵極連接于反相器(4)和反相器(5)的連接點(diǎn)。
全文摘要
本發(fā)明公開了一種抗干擾復(fù)位電路，涉及集成電路設(shè)計(jì)領(lǐng)域，包括源極與電源連接、漏極與一端接地的電容器連接的PMOS管，所述PMOS管和電容器的連接點(diǎn)與反相器串聯(lián)構(gòu)成的放大電路的輸入端連接，所述放大電路的輸出端連接外電路，所述PMOS管的柵極連接于反相器和反相器的連接點(diǎn)。本發(fā)明利用PMOS管的特性，在復(fù)位過程結(jié)束后關(guān)閉PMOS管，使電源的波動(dòng)不影響電容的電量，達(dá)到提高抗干擾性的目的；而且結(jié)構(gòu)簡單，實(shí)施方便，不影響芯片的成本。
文檔編號H03K17/22GK102983845SQ20121047599
公開日2013年3月20日 申請日期2012年11月22日 優(yōu)先權(quán)日2012年11月22日
發(fā)明者謝衛(wèi)國 申請人:江蘇格立特電子有限公司