專利名稱：一種降低adc采樣時刻地平面信號噪聲的方法及相應系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及工業(yè)測控領(lǐng)域，更具體地，涉及一種在電力系統(tǒng)保護測控類設(shè)備的模擬量采樣過程中應用的降低ADC采樣時刻地平面信號噪聲的方法及系統(tǒng)。
背景技術(shù)：
電力系統(tǒng)保護測控類設(shè)備是當電力系統(tǒng)中的電氣元件發(fā)生故障或不正常運行時，快速而準確地使斷路器跳閘或發(fā)出信號的自動裝置。而電氣元件的電壓電流、溫度和開關(guān)量等信號是判斷其工作狀態(tài)的主要參數(shù)。保護測控類設(shè)備通過對這些信號進行采樣和計算處理后，根據(jù)計算結(jié)果，實時判斷電氣元件的狀態(tài)，并根據(jù)其狀態(tài)給出相應的控制行為。對電氣元件的電壓電流、溫度等模擬信號的精確采集是保護測控類設(shè)備正確而可靠工作的前提。模擬量采集模塊或單元將經(jīng)調(diào)理后的模擬信號送入ADC(模擬數(shù)字轉(zhuǎn)換器)，·轉(zhuǎn)換為數(shù)字信號，再送至邏輯器件(FPGA或CPLD)或處理器(CPU、DSP等)等數(shù)字電路進行計算和判斷。由于系統(tǒng)內(nèi)的數(shù)字電路在工作時，其地平面回路上產(chǎn)生的地噪聲會影響模擬量的采樣精度，現(xiàn)有技術(shù)中常采用模擬地和數(shù)字地分離、單點(或多點)接地等技術(shù)方法以減小數(shù)字電路對模擬電路的影響。但是，這些現(xiàn)有的技術(shù)方法并不能特別有效地減小數(shù)字電路地平面信號對采樣造成的影響，而且增加了電路結(jié)構(gòu)的復雜度。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)的上述不足和實際需求，本發(fā)明提供了一種降低ADC采樣時刻地平面信號噪聲的方法及相應系統(tǒng)。由于電壓電流信號有相位參數(shù)要求，需要對電壓電流進行同步采樣。本技術(shù)方案即是利用電壓電流的同步采樣控制信號，在采樣時段內(nèi)對采樣系統(tǒng)中數(shù)字電路的工作模式做相應改變，降低ADC (模擬數(shù)字轉(zhuǎn)換器)采樣時刻的地平面的噪聲，提高模擬量的采樣精度。本發(fā)明所述的降低ADC采樣時刻地平面信號噪聲的方法，其特征在于，包括以下步驟
當電壓電流的同步采樣控制信號有效時，采樣系統(tǒng)的模擬數(shù)字轉(zhuǎn)換器開始執(zhí)行轉(zhuǎn)換，并控制將采樣系統(tǒng)中數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)；
模擬數(shù)字轉(zhuǎn)換器完成轉(zhuǎn)換時，控制采樣系統(tǒng)中數(shù)字電路的工作模式恢復正常狀態(tài)。優(yōu)選地，將數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)包括停止所述數(shù)字電路與外部的數(shù)據(jù)交互和/或使所述數(shù)字電路的電路單元停止工作。優(yōu)選地，通過由模擬數(shù)字轉(zhuǎn)換器輸出至數(shù)字電路的狀態(tài)轉(zhuǎn)換信號，控制所述數(shù)字電路工作模式的切換。優(yōu)選地，在數(shù)字電路的工作模式恢復正常狀態(tài)時，通過使數(shù)字電路輸出至模擬數(shù)字轉(zhuǎn)換器的片選信號有效，讀取模擬數(shù)字轉(zhuǎn)換器的數(shù)字輸出。為了執(zhí)行以上方法，本發(fā)明還提供了相應的ADC采樣系統(tǒng)，包括數(shù)字電路和模擬數(shù)字轉(zhuǎn)換器，其特征在于，所述數(shù)字電路用于在電壓電流的同步采樣控制信號有效時控制所述模擬數(shù)字轉(zhuǎn)換器開始執(zhí)行轉(zhuǎn)換；所述模擬數(shù)字轉(zhuǎn)換器用于在開始執(zhí)行轉(zhuǎn)換時控制將所述數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)，并且在完成轉(zhuǎn)換時控制所述數(shù)字電路的工作模式恢復正常狀態(tài)。優(yōu)選地，所述模擬數(shù)字轉(zhuǎn)換器將數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)包 括停止所述數(shù)字電路與外部的數(shù)據(jù)交互和/或使所述數(shù)字電路的電路單元停止工作。優(yōu)選地，所述模擬數(shù)字轉(zhuǎn)換器向數(shù)字電路輸出用于控制數(shù)字電路工作模式的切換狀態(tài)轉(zhuǎn)換信號。優(yōu)選地，所述數(shù)字電路向模擬數(shù)字轉(zhuǎn)換器輸出片選信號，并且數(shù)字電路在工作模式恢復正常狀態(tài)時通過使所述片選信號有效，讀取模擬數(shù)字轉(zhuǎn)換器的數(shù)字輸出。優(yōu)選地，所述數(shù)字電路為FPGA邏輯電路、CPLD邏輯電路、CPU或DSP。優(yōu)選地，所述ADC采樣系統(tǒng)還包括模擬信號調(diào)理電路，用于對模擬量信號進行預處理。本發(fā)明的原理是在電壓電流的同步采樣控制信號變?yōu)橛行r，在模擬數(shù)字轉(zhuǎn)換器的內(nèi)部轉(zhuǎn)換電路開始工作直至轉(zhuǎn)換完成期間，使該采樣系統(tǒng)內(nèi)的數(shù)字電路的工作模式切換至暫時停止狀態(tài)或空閑模式，這樣數(shù)字電路引發(fā)的地平面噪聲更小，對模擬數(shù)字轉(zhuǎn)換器內(nèi)部轉(zhuǎn)換電路的影響減小，提高了采樣值的精度。在轉(zhuǎn)換完成后，控制數(shù)字電路恢復正常工作。本發(fā)明的有益效果除了能夠在采樣時刻精確地減小地平面的噪聲，從而提高采樣精度之外，還包括實現(xiàn)方案簡單，無需增加額外的硬件電路；以及實用性強，可廣泛適用于各種ADC米樣的場合。


下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明。圖I是本發(fā)明實施例的采樣系統(tǒng)模塊結(jié)構(gòu)示意圖。圖2是本發(fā)明實施例的時序示意圖。
具體實施例方式為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明的技術(shù)方案，并使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合實施例及實施例附圖對本發(fā)明作進一步詳細的說明。圖I是本發(fā)明實施例的采樣系統(tǒng)模塊結(jié)構(gòu)示意圖。該圖示出了本發(fā)明通過對典型的采樣模塊系統(tǒng)進行改進所獲得的ADC采樣系統(tǒng)。其中，模擬信號調(diào)理電路I接收原始的模擬量信號并對其進行隔離、濾波、整形、縮放等預處理，以使之更適合模擬數(shù)字轉(zhuǎn)換器(ADC)2的輸入要求。模擬數(shù)字轉(zhuǎn)換器2執(zhí)行從模擬量信號到數(shù)字量信號的轉(zhuǎn)換，可根據(jù)實際需求采用現(xiàn)有技術(shù)中各種不同類型、不同轉(zhuǎn)換位數(shù)及不同輸出接口形式的ADC器件。數(shù)字電路3執(zhí)行對轉(zhuǎn)換后的數(shù)字量信號的處理，然后與外部系統(tǒng)進行數(shù)據(jù)交互。實現(xiàn)數(shù)字電路3的硬件資源是多樣的，例如可采用FPGA、CPLD等架構(gòu)的邏輯器件，或者是CPU、DSP等處理器芯片，在本實施例中采用FPGA邏輯器件。除了采樣數(shù)據(jù)的傳輸之外，在模擬數(shù)字轉(zhuǎn)換器2和數(shù)字電路3之間還通過系統(tǒng)同步采樣信號CVT、內(nèi)部同步采樣信號CVT_ADC、轉(zhuǎn)換狀態(tài)信號CVT_STATE、數(shù)據(jù)交換控制信號DATA_CTRL、片選信號/CS_ADC之間的交互實現(xiàn)采樣系統(tǒng)內(nèi)部的相互控制及與外部系統(tǒng)的交互。通過模擬數(shù)字轉(zhuǎn)換器2和數(shù)字電路3的內(nèi)部相互配合，使得模擬數(shù)字轉(zhuǎn)換器2的內(nèi)部轉(zhuǎn)換電路開始工作直至轉(zhuǎn)換完成期間，數(shù)字電路3的工作模式切換至暫時停止狀態(tài)或空閑模式，這樣數(shù)字電路3引發(fā)的地平面噪聲更小，對模擬數(shù)字轉(zhuǎn)換器2內(nèi)部轉(zhuǎn)換電路的影響減小，提高了采樣值的精度。在轉(zhuǎn)換完成后，控制數(shù)字電路 3恢復正常工作。下面參照圖2的時序圖說明本發(fā)明降低ADC采樣時刻地平面信號噪聲的方法的具體步驟。圖2示出了系統(tǒng)在執(zhí)行本發(fā)明所述的降低ADC采樣時刻地平面信號噪聲的方法過程中的時序圖。為了實現(xiàn)電壓電流的同步采樣，一般都會為采樣系統(tǒng)提供相應的同步控制信號。在to時刻，電壓電流采樣的系統(tǒng)同步采樣信號CVT (上升沿有效)被送至負責采集數(shù)據(jù)處理的數(shù)字電路3，本實施例中是FPGA等邏輯器件。FPGA同步生成用于控制模擬數(shù)字轉(zhuǎn)換器2同步采樣的內(nèi)部同步采樣信號CVT_ADC (上升沿或下降沿有效)，模擬數(shù)字轉(zhuǎn)換器2的轉(zhuǎn)換狀態(tài)信號CVT_STATE相應地變?yōu)楦唠娖剑M數(shù)字轉(zhuǎn)換器2內(nèi)部轉(zhuǎn)換電路開始工作。此時，相應將FPGA用于控制與外部系統(tǒng)數(shù)據(jù)交換的數(shù)據(jù)交換控制信號DATA_CTRL置為低電平，停止與外部系統(tǒng)數(shù)據(jù)交互。另外，也同時將FPGA的電路單元停止工作，從而使FPGA的工作模式切換至暫?；蚩臻e狀態(tài)。這種狀態(tài)一直維持到tl時刻。在tl時刻，轉(zhuǎn)換狀態(tài)信號CVT_STATE變?yōu)榈碗娖?，表明模擬數(shù)字轉(zhuǎn)換器2轉(zhuǎn)換完成。此時，將DATA_CTRL置為高電平，使FPGA與外部系統(tǒng)數(shù)據(jù)交互的工作恢復，同時也使之前停止工作的FPGA的電路單元恢復工作，從而FPGA恢復正常狀態(tài)。由于此時轉(zhuǎn)換已經(jīng)完成，可以在tl時刻將模擬數(shù)字轉(zhuǎn)換器2的片選信號/CS_ADC置為有效(低電平)，將模擬數(shù)字轉(zhuǎn)換器2轉(zhuǎn)換完成的數(shù)字輸出送至FPGA進行處理。在t2時刻，轉(zhuǎn)換完成的數(shù)據(jù)全部送至FPGA，片選信號/CS_ADC變?yōu)楦唠娖健Ｔ趖3時刻，一個轉(zhuǎn)換周期基本完成，系統(tǒng)同步采樣信號CVT和內(nèi)部同步采樣信號CVT_ADC維持高電平，準備下一周期的轉(zhuǎn)換。待FPGA收到下一個系統(tǒng)同步采樣信號CVT(上升沿有效)后，執(zhí)行下一周期的操作?？梢?，在tO-tl時段內(nèi)，模擬數(shù)字轉(zhuǎn)換器2進行轉(zhuǎn)換工作，而此時段內(nèi)已將采集模塊內(nèi)的全部數(shù)字電路停止工作。因此，此時間段內(nèi)信號地平面上因數(shù)字電路工作產(chǎn)生的噪聲已減至最小，有利于提高模擬數(shù)字轉(zhuǎn)換器2轉(zhuǎn)換結(jié)果的精度。以上所述，僅為本發(fā)明的具體實施方式
，本發(fā)明還可以應用在其它設(shè)備中；以上描述中的尺寸和數(shù)量均僅為參考性的，本領(lǐng)域技術(shù)人員可根據(jù)實際需要選擇適當?shù)膽贸叽?，而不脫離本發(fā)明的范圍。本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應該以權(quán)利要求所界定的保護范圍為準。
權(quán)利要求
1.一種降低ADC采樣時刻地平面信號噪聲的方法，其特征在于，包括以下步驟 當電壓電流的同步采樣控制信號有效時，采樣系統(tǒng)的模擬數(shù)字轉(zhuǎn)換器開始執(zhí)行轉(zhuǎn)換，并控制將采樣系統(tǒng)中數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)； 模擬數(shù)字轉(zhuǎn)換器完成轉(zhuǎn)換時，控制采樣系統(tǒng)中數(shù)字電路的工作模式恢復正常狀態(tài)。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于，將數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)包括停止所述數(shù)字電路與外部的數(shù)據(jù)交互和/或使所述數(shù)字電路的電路單元停止工作。
3.根據(jù)權(quán)利要求I所述的方法，其特征在于，通過由模擬數(shù)字轉(zhuǎn)換器輸出至數(shù)字電路的狀態(tài)轉(zhuǎn)換信號，控制所述數(shù)字電路工作模式的切換。
4.根據(jù)權(quán)利要求I所述的方法，其特征在于，在數(shù)字電路的工作模式恢復正常狀態(tài)時，通過使數(shù)字電路輸出至模擬數(shù)字轉(zhuǎn)換器的片選信號有效，讀取模擬數(shù)字轉(zhuǎn)換器的數(shù)字輸出。
5.一種ADC采樣系統(tǒng)，包括數(shù)字電路和模擬數(shù)字轉(zhuǎn)換器，其特征在于， 所述數(shù)字電路用于在電壓電流的同步采樣控制信號有效時控制所述模擬數(shù)字轉(zhuǎn)換器開始執(zhí)行轉(zhuǎn)換； 所述模擬數(shù)字轉(zhuǎn)換器用于在開始執(zhí)行轉(zhuǎn)換時控制將所述數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)，并且在完成轉(zhuǎn)換時控制所述數(shù)字電路的工作模式恢復正常狀態(tài)。
6.根據(jù)權(quán)利要求5所述的ADC采樣系統(tǒng)，其特征在于，所述模擬數(shù)字轉(zhuǎn)換器將數(shù)字電路的工作模式切換至暫?；蚩臻e狀態(tài)包括停止所述數(shù)字電路與外部的數(shù)據(jù)交互和/或使所述數(shù)字電路的電路單元停止工作。
7.根據(jù)權(quán)利要求5所述的ADC采樣系統(tǒng)，其特征在于，所述模擬數(shù)字轉(zhuǎn)換器向數(shù)字電路輸出用于控制數(shù)字電路工作模式的切換狀態(tài)轉(zhuǎn)換信號。
8.根據(jù)權(quán)利要求5所述的ADC采樣系統(tǒng)，其特征在于，所述數(shù)字電路向模擬數(shù)字轉(zhuǎn)換器輸出片選信號，并且數(shù)字電路在工作模式恢復正常狀態(tài)時通過使所述片選信號有效，讀取模擬數(shù)字轉(zhuǎn)換器的數(shù)字輸出。
9.根據(jù)權(quán)利要求5所述的ADC采樣系統(tǒng)，其特征在于，所述數(shù)字電路為FPGA邏輯電路、CPLD邏輯電路、CPU或DSP。
10.根據(jù)權(quán)利要求5所述的ADC采樣系統(tǒng)，其特征在于，所述ADC采樣系統(tǒng)還包括模擬信號調(diào)理電路，用于對模擬量信號進行預處理。
全文摘要
本發(fā)明提供了一種降低ADC采樣時刻地平面信號噪聲的方法及相應系統(tǒng)，其中當電壓電流的同步采樣控制信號有效時，采樣系統(tǒng)的模擬數(shù)字轉(zhuǎn)換器開始執(zhí)行轉(zhuǎn)換，并控制將采樣系統(tǒng)中數(shù)字電路的工作模式切換至暫停或空閑狀態(tài)；模擬數(shù)字轉(zhuǎn)換器完成轉(zhuǎn)換時，控制采樣系統(tǒng)中數(shù)字電路的工作模式恢復正常狀態(tài)。本發(fā)明能夠在ADC的采樣時刻精確地減小地平面的噪聲，從而提高采樣精度；而且實現(xiàn)方案簡單，無需增加額外的硬件電路；實用性強，可廣泛適用于各種ADC采樣的場合。
文檔編號H03M1/12GK102946252SQ20121049461
公開日2013年2月27日 申請日期2012年11月28日 優(yōu)先權(quán)日2012年11月28日
發(fā)明者周華良, 夏雨, 鄭玉平, 姜雷, 汪世平 申請人:國電南瑞科技股份有限公司