專利名稱：一種應(yīng)用于高速高精度電路的采樣保持電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)采集領(lǐng)域，特別涉及一種模擬信號與數(shù)字信號轉(zhuǎn)換裝置。
背景技術(shù)：
采樣保持電路在模擬信號處理領(lǐng)域廣泛應(yīng)用，特別是在模擬信號與數(shù)字信號轉(zhuǎn)換電路中，需要前端輸入電壓信號能夠被采集，并保持一段時(shí)間，供后續(xù)電路對信號進(jìn)行處理，要求采樣保持電路能夠快速反應(yīng)，采樣和保持精度足夠高，能滿足整個(gè)電路系統(tǒng)的要求,并且保持時(shí)間足夠長,線性度好。傳統(tǒng)的采樣保持電路，如圖1所示，通常是由一個(gè)運(yùn)算放大器，一個(gè)采樣電容，一個(gè)采樣開關(guān)，兩個(gè)選擇開關(guān)組成，它的工作分為兩個(gè)階段，由一個(gè)兩相時(shí)鐘控制。其中，第一階段，開關(guān)SI和開關(guān)S2導(dǎo)通，開關(guān)S3關(guān)閉，電路處于采樣階段，采樣電容Cs對輸入電壓信號進(jìn)行采樣。第二階段，開關(guān)SI和開關(guān)S2關(guān)閉，開關(guān)S3導(dǎo)通，電路處于保持階段，采樣電容Cs翻轉(zhuǎn)，輸出采樣值。與采樣精度和采樣速度有關(guān)的主要部分有:采樣開關(guān)，理想開關(guān)應(yīng)該關(guān)斷電阻為無窮大，導(dǎo)通電阻為零。開關(guān)的導(dǎo)通電阻大小，以及線性度會對輸入電壓信號造成很大的影響，導(dǎo)致采樣電容采樣得到的信號幅值不夠或者產(chǎn)生二次諧波。采樣電容，采樣電容的大小，能夠影響采樣速度和精度，采樣電容過小，會導(dǎo)致電荷泄放對采樣信號幅值影響較大，采樣電容過大，采樣速度無法滿足要求。運(yùn)算放大器，當(dāng)采樣保持電路處于保持模式時(shí)，由運(yùn)放有限的直流增益造成的輸
出電壓誤差為一，其中，A為運(yùn)放的直流增益。運(yùn)算放大器的增益和帶寬能夠
影響采樣的精度。傳統(tǒng)的采樣保持電路，存在的不足主要體現(xiàn)在以下幾條:(I)由于電路采用單端結(jié)構(gòu)，其輸出擺幅小，共模信號影響大，易受二次諧波影響。(2)傳統(tǒng)采樣保持電路，輸入電壓信號與采樣開關(guān)之間沒有連接低通濾波電路，輸入電壓信號易受到后端驅(qū)動電路影響，產(chǎn)生瞬態(tài)尖峰。(3)采樣開關(guān)常采用MOS開關(guān)或者CMOS開關(guān)，導(dǎo)通電阻大，且隨輸入電壓信號幅值發(fā)生變化。導(dǎo)通電阻的變化，決定了采樣保持電路輸出電壓建立速度不同，在采樣電容上產(chǎn)生不同建立精度的電壓，輸出電壓中會有偶次諧波干擾，降低采樣保持電路的SNDR(無雜散動態(tài)范圍)。(4)傳統(tǒng)采樣保持電路常采用普通折疊共源共柵運(yùn)算放大器，放大器直流增益較小，實(shí)現(xiàn)精度有限。

發(fā)明內(nèi)容
針對上述現(xiàn)有技術(shù)，本發(fā)明提供一種應(yīng)用于高速高精度電路的采樣保持電路,本發(fā)明采樣保持電路在高速高精度電路中，可以實(shí)現(xiàn)對輸入電壓信號的采樣，同時(shí)，能夠?qū)Σ蓸有盘栠M(jìn)行保持一段時(shí)間，方便后端電路對此信號進(jìn)一步處理。為了解決上述技術(shù)問題，本發(fā)明一種應(yīng)用于高速高精度電路的采樣保持電路，包括一個(gè)全差分式運(yùn)算放大器、兩個(gè)采樣電容Cs、兩個(gè)采樣開關(guān)SI和五個(gè)選擇開關(guān)S2、S3和S4，由電阻Rl和電容Cl構(gòu)成的低通濾波電路；所述全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器；全差分式運(yùn)算放大器正負(fù)輸入端相連接的結(jié)構(gòu)完全相同，信號輸入端通過低通濾波電路與采樣開關(guān)SI以及選擇開關(guān)S3連接，采樣開關(guān)SI的另一端連接采樣電容Cs的下極板，選擇開關(guān)S3實(shí)現(xiàn)采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端的連接；采樣電容Cs的上極板連接選擇開關(guān)S2和選擇開關(guān)S4以及全差分式運(yùn)算放大器的正負(fù)輸入端，所述選擇開關(guān)S4實(shí)現(xiàn)兩個(gè)采樣電容Cs上極板之間的連接，選擇開關(guān)S3構(gòu)成全差分式運(yùn)算放大器輸入與輸出之間的連接；所述采樣開關(guān)SI為柵壓自舉開關(guān)，包括5個(gè)電容C2、C3、C4、C5和C6，2個(gè)電阻R2和尺3，8個(gè)匪05管麗1、麗2、麗3、]\^4、麗5、]\^6、麗7、]\^8，4個(gè)？]\ )5管1^1、]\^2、]\^3、]\^4 ；其中:NM0S管麗I連接電源VDD與電容C2上極板，為電容C2提供充電通路，電容C2上極板與NMOS管麗2和麗3的柵極相連，用以控制NMOS管麗2和麗3的開啟與關(guān)閉，電容C2的下極板與時(shí)鐘信號CLK相連，NMOS管麗2連接電源VDD與電容C3的上極板，同時(shí)電容C3的上極板還與電阻R2和NMOS管麗I的柵極連接，電容C3的下極板連接NMOS管麗7的漏極，NMOS管MN7的柵極連時(shí)鐘控制信號CLK，NMOS管MN7的源極與地GND相連；PM0S管MP2的柵極連接時(shí)鐘控制信號CLK _，PMOS管MP2的源極和PMOS管MP2的漏接分別連接電源VDD和電容C6上極板，提供電容C6的充電通路，同時(shí)電容C6的上極板與PMOS管MP3的柵極連接，用以控制PMOS管MP3的開啟與關(guān)閉，電容C6下極板連接時(shí)鐘控制信號CLK ；NM0S管麗3的漏、源極分別連接電源VDD與電容C4的上極板，電容C4的下極板連接NMOS管MN8的漏極與NMOS管MN5的源極；電容C5上極板與電阻R3和NMOS管MN4柵極連接，NMOS管MN4的漏、源極分別連接NMOS管MN5、MN6的柵極，PMOS管MP3的漏極和時(shí)鐘控制信號CLK_ ；PM0S管MP3的襯底與源極接在一起，并連接在電容C4的上極板；NM0S管麗5的漏極與NMOS管MN6的源極連在一起，接輸入電壓信號VIN，其中NMOS管MN6作為開關(guān)管，與采樣電容Cs下極板相連；所述米樣電容Cs對輸入電壓信號VIN進(jìn)行米樣，米樣電容Cs上極板電荷為Qbottom=-Cs.VIN ;采樣結(jié)束后，選擇開關(guān)S2和選擇開關(guān)S4低電平首先關(guān)閉，選擇開關(guān)SI延遲短暫時(shí)間后關(guān)閉，同時(shí)選擇開關(guān)S3開啟，電路進(jìn)入保持模式；采樣電容Cs下極板與全差分式運(yùn)算放大器輸出短接，采樣電容Cs上極板電荷為Qtottrail=-Cs.VIN ;在保持模式，Qbottom=-Cs.V0UT，輸出電壓信號VOUT與輸入電壓信號VIN相等。與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:本發(fā)明采樣保持電路整體采用全差分結(jié)構(gòu)，如圖2所示，具有更大的輸出擺幅，而且能夠有效抑制電路的共模信號，減小電路偶次諧波失真。采樣保持電路前端，圖2中的電阻Rl和電容Cl構(gòu)成無源網(wǎng)路，在采樣保持電路的輸入端形成一個(gè)低通濾波器，對與輸入電壓信號不匹配的高頻信號進(jìn)行過濾，能夠有效的減小由輸出驅(qū)動源影響產(chǎn)生的瞬態(tài)尖峰，同時(shí)，并聯(lián)小電容可以提供動態(tài)電荷，有效的提高了采樣保持電路的精度。電路中采樣開關(guān)，圖2中的SI，采用柵壓自舉開關(guān)，結(jié)構(gòu)如圖3所示，有效的提高了開關(guān)管的柵源電壓，使其達(dá)到電源電壓VDD，明顯降低導(dǎo)通電阻，提高了采樣速度和精度。除此之外，開關(guān)管柵源電壓保持不變，導(dǎo)通電阻不隨輸入電壓信號變化，有效的減小了偶次諧波對信號的干擾。電路中采用的全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵運(yùn)算放大器，圖5所示，實(shí)現(xiàn)了兩級放大器增益的疊加，得到了較高的直流增益，滿足電路對高精度的要求，同時(shí)設(shè)計(jì)相應(yīng)的共模反饋電路，圖8所示，保證了運(yùn)算放大器工作的穩(wěn)定性。本發(fā)明的采樣保持電路，能夠?qū)崿F(xiàn)50MSPS，最小分辨電壓0.12mv,以在流水線模數(shù)轉(zhuǎn)換器中的應(yīng)用為例，可以實(shí)現(xiàn)50M采樣率，最高精度可以達(dá)到14位。


圖1是傳統(tǒng)的采樣保持電路原理圖；圖2是本發(fā)明采樣保持電路原理圖；圖3是本發(fā)明中柵壓自舉開關(guān)結(jié)構(gòu)示意圖；圖4是本發(fā)明中柵壓自舉開關(guān)控制時(shí)鐘產(chǎn)生電路示意圖；圖5是本發(fā)明中增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器結(jié)構(gòu)示意圖；圖6是本發(fā)明中增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器Al部分電路圖；圖7是本發(fā)明中增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器A2部分電路圖；圖8是本發(fā)明中開關(guān)電容共模反饋電路圖； 圖9是本發(fā)明中采樣電容對輸入電壓信號進(jìn)行采樣的時(shí)鐘時(shí)序圖。
具體實(shí)施例方式下面結(jié)合具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)地描述。如圖2所示，本發(fā)明一種應(yīng)用于高速高精度電路的采樣保持電路，其特征在于，包括一個(gè)全差分式運(yùn)算放大器、兩個(gè)采樣電容Cs、兩個(gè)采樣開關(guān)SI和五個(gè)選擇開關(guān)兩個(gè)S2、兩個(gè)S3、一個(gè)S4和兩個(gè)由電阻Rl和電容Cl構(gòu)成的低通濾波電路；所述全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器；本發(fā)明采樣保持電路全差分式運(yùn)算放大器正負(fù)輸入端相連接的結(jié)構(gòu)完全相同，以全差分式運(yùn)算放大器一端輸入端連接結(jié)構(gòu)為例，信號輸入端通過低通濾波電路與采樣開關(guān)SI以及選擇開關(guān)S3連接，采樣開關(guān)SI的另一端連接采樣電容Cs的下極板，選擇開關(guān)S3實(shí)現(xiàn)采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端的連接；采樣電容Cs的上極板連接選擇開關(guān)S2和選擇開關(guān)S4以及全差分式運(yùn)算放大器的輸入端，選擇開關(guān)S4實(shí)現(xiàn)兩個(gè)采樣電容Cs上極板之間的連接，選擇開關(guān)S3構(gòu)成全差分式運(yùn)算放大器輸入端與輸出端之間的連接。如圖2所不,所述米樣電容Cs對輸入電壓信號VIN進(jìn)行米樣,米樣電容Cs上極板電荷為Qbrttran=-Cs -VIN ;采樣結(jié)束后，選擇開關(guān)S2和選擇開關(guān)S4首先關(guān)閉，選擇開關(guān)SI延遲短暫時(shí)間后關(guān)閉，同時(shí)選擇開關(guān)S3開啟，電路進(jìn)入保持模式；采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端連接，采樣電容Cs上極板電荷為Qbtrttom=-Cs.VIN,在保持模式，由于采樣電容Cs上極板與地之間沒有阻性通路，采樣電容Cs上極板上電荷是恒定的。因此，Qbottom=-Cs.VOUT=-Cs.VIN,即，VOUT=VIN,輸出電壓信號與輸入電壓信號相等，完成采樣保持功能。圖3所示，所述采樣開關(guān)SI為柵壓自舉開關(guān)，包括5個(gè)電容C2、C3、C4、C5和C6，2個(gè)電阻R2和1 3，8個(gè)匪05管麗1、麗2、麗3、麗4、麗5、麗6、麗7、麗8，4個(gè)？]\ )5管1^1、]\^2、MP3,MP4 ;其中:NMOS管麗I連接電源VDD與電容C2上極板，為電容C2提供充電通路，電容C2上極板與NMOS管麗2和麗3的柵極相連，用以控制NMOS管麗2和麗3的開啟與關(guān)閉，電容C2的下極板與時(shí)鐘信號CLK相連，NMOS管麗2連接電源VDD與電容C3的上極板，同時(shí)電容C3的上極板還與電阻R2和NMOS管麗I的柵極連接，電容C3的下極板連接NMOS管麗7的漏極，NMOS管麗7的柵極連時(shí)鐘控制信號CLK，NMOS管麗7的源極與地GND相連；PM0S管MP2的柵極連接時(shí)鐘控制信號CLK_，PMOS管MP2的源極和PMOS管MP2的漏接分別連接電源VDD和電容C6上極板，提供電容C6的充電通路，同時(shí)電容C6的上極板與PMOS管MP3的柵極連接，用以控制PMOS管MP3的開啟與關(guān)閉，電容C6下極板連接時(shí)鐘控制信號CLK ；NMOS管麗3的漏、源極分別連接電源VDD與電容C4的上極板，電容C4的下極板連接NMOS管MN8的漏極與匪OS管麗5的源極；電容C5上極板與電阻R3和NMOS管MN4柵極連接，NMOS管MN4的漏、源極分別連接NMOS管MN5、MN6的柵極，PMOS管MP3的漏極和時(shí)鐘控制信號CLK_ ；PM0S管MP3的襯底與源極接在一起，并連接在電容C4的上極板；NM0S管MN5的漏極與NMOS管MN6的源極連在一起，接輸入電壓信號VIN，其中NMOS管MN6作為開關(guān)管，與采樣電容Cs下極板相連。如圖3所示，在鐘信號控制下，假設(shè)開始時(shí)，時(shí)鐘信號CLK為高電平，則CLK_為低電平，電容C2下極板接CLK信號，電容C2上極板電壓會瞬時(shí)被抬升為2VDD，NM0S管麗2和麗3管導(dǎo)通，給電容C3、C4上極板進(jìn)行充電，電容C4上極板電壓為VDD。PMOS管MP2導(dǎo)通，電容C6上下極板電壓均為VDD，則PMOS管MP3截止。電容C5上極板電壓從2VDD逐漸降為VDD，在此期間，NMOS管MN4 —直導(dǎo)通，CLK_信號通過NMOS管MN4傳輸?shù)絅MOS管MN5和MN6柵極，NMOS管MN5和MN6截止，VIN輸入電壓信號，不能對采樣電容Cs進(jìn)行充電，此時(shí)電路處于保持模式。當(dāng)CLK信號轉(zhuǎn)變?yōu)榈碗娖剑珻LK_變?yōu)楦唠娖?，電容C2上極板電壓為VDD，NMOS管麗2和麗3導(dǎo)通，PMOS管MPl導(dǎo)通，電容C3下極板被充電到VDD，則電容C3上極板電壓暫時(shí)抬升為2VDD，PM0S管MP2截止，電容C6上下極板均為VSS，PMOS管MP3導(dǎo)通，NMOS管MN8截止，電容C4上極板電壓暫時(shí)仍為VDD，NMOS管MN4導(dǎo)通，CLK_高電平信號通過NMOS管MN4傳輸至NMOS管MN5和MN6的柵 極，NMOS管MN5和MN6導(dǎo)通，輸入電壓信號VIN通過NMOS管麗5傳輸至電容C4下極板，則電容C4上極板變?yōu)閂DD+VIN，上極板電壓通過導(dǎo)通的PMOS管MP3，傳回NMOS管MN5和MN6柵極，則NMOS管MN6柵極電壓變?yōu)閂DD+VIN，NMOS管MN6的柵
I
源電壓Vgs=VDD+VIN-VIN=VDD。由導(dǎo)通電阻的公式 ^s(Wa)CFgs-VA)(其中Ron為
Ron=，
導(dǎo)通電阻，單位為Ω, μ為MOS管溝道遷移率，單位為cm2/V/s，CmS單位面積的柵氧化層
電容，單位為fF/um2，Vgs為柵源電壓,單位為V, Vth為閾值電壓,單位為V)?？梢缘贸?，NMOS管導(dǎo)通電阻Ron保持不變，且由于Vgs=VDD, NMOS管導(dǎo)通電阻Ron保持最小值，滿足電路系統(tǒng)對采樣開關(guān)的要求。電容C5上極板電壓控制NMOS管MN4的開啟與關(guān)閉，NMOS管MN4的源極接時(shí)鐘信號，能夠保證在保持階段，NMOS管MN5和MN6保持關(guān)閉狀態(tài)。電阻R2和R3充電電路，也可以有效防止高頻振蕩，保護(hù)MOS管柵極。柵壓自舉開關(guān)中的NMOS管MN6導(dǎo)通電阻不隨輸入電壓信號的幅值變化，且保持為最小值，在輸入電壓信號變化過程中，能夠?qū)MOS管的導(dǎo)通電阻控制在10Ω左右，導(dǎo)通電阻變化控制在2 Ω以內(nèi)。由于體效應(yīng)會影響閾值電壓，寄生電容存在等非理想因素，會導(dǎo)致開關(guān)管的導(dǎo)通電阻隨輸入電壓信號發(fā)生微小的變化，但是，NMOS管的性能已經(jīng)能夠滿足高速高精度采樣保持電路要求。本發(fā)明采樣保持電路，采樣開關(guān)SI對時(shí)鐘的要求比較高，本發(fā)明中柵壓自舉開關(guān)采用的時(shí)鐘產(chǎn)生電路如圖4所示，主時(shí)鐘CK(即圖9中的Θ I)信號通過反相器產(chǎn)生反相信號時(shí)，由于反相器的時(shí)間延遲，可能導(dǎo)致CK_信號和0(_信號到達(dá)控制開關(guān)的時(shí)間不同，造成影響。采用圖4電路，CK信號通過一個(gè)CMOS傳輸門在經(jīng)過反相器產(chǎn)生的CLK_與通過兩個(gè)反相器產(chǎn)生的CLK信號，這樣可以保證CLK和CLK_延遲時(shí)間基本一致，能夠有效避免采樣值得不確定性。本發(fā)明采樣保持電路，所述全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器，如圖5所示，其中該運(yùn)算放大器中的Al部分結(jié)構(gòu)和A2部分結(jié)構(gòu)分別在圖6和圖7中給出，其中Al部分結(jié)構(gòu)和A2部分結(jié)構(gòu)分別是以NMOS作為輸入管的折疊共源共柵放大器和以PMOS為輸入管的折疊共源共柵放大器;A1部分結(jié)構(gòu)的輸出連接在運(yùn)算放大器中PMOS管MP9和MPlO的柵極，A2部分結(jié)構(gòu)的輸出連接在運(yùn)算放大器中NMOS管MN9和麗10的柵極，圖5中IN+和IN-是輸入端，VCMFB是共模反饋電壓，VOUT+和VOUT-是輸出端，VBP, VBPAl、VBPA2、VCPAl、VCPA2 是 PMOS 管的偏置電壓，VBNAl、VBNA2、VCNAl、VCNA2 是NMOS管偏置電壓，上述結(jié)構(gòu)的全差分式運(yùn)算放大器能有效地消除了偶數(shù)階的增益誤差，相比于單端放大器，誤差更小。該全差分式運(yùn)算放大器采用PMOS管作為輸入管，可以降低放大器的噪聲，保證噪聲對于信號轉(zhuǎn)換精度的影響最小。本發(fā)明中的全差分式運(yùn)算放大器需要共模反饋電路，以保證放大器的穩(wěn)定，共模反饋電路采用的是開關(guān)電容共模反饋電路，如圖8所示。圖中VCMFB為共模反饋輸出，VOUT+和VOUT-是運(yùn)放正負(fù)輸出端，VBIAS是偏置電壓，VCMREF是輸出共模電平標(biāo)準(zhǔn)值，CLKl和CLK2是控制開關(guān)時(shí)鐘信號，其中高電平開啟，低電平斷開。當(dāng)CLKl為高電平，CLK2為低電平時(shí)，有:Q=2C8* (VBIAS-VCMREF);當(dāng)CLKl為低電平，CLK2 為高電平時(shí)，有:Q=2C7* (VCMFB-VCM),(其中 VCM= (V0UT++V0UT-) /2);因此最終得到:VCMFb=VCM+ (C8/C7) *(VBIAS-VCMREF)。當(dāng) VCM 增大，VCMFB 也跟隨增大，又因?yàn)閂CMFB作為偏置電壓，調(diào)節(jié)NMOS管麗11和麗12的柵極電壓，導(dǎo)致VCM下降，實(shí)現(xiàn)穩(wěn)定放大器輸出共模電平的作用。圖9為本發(fā)明采樣保持電路工作時(shí)鐘時(shí)序，其中Φ1是控制采樣開關(guān)SI的時(shí)序，Φ2、Φ3、Φ4分別是控制相應(yīng)的選擇開關(guān)S2、S3、S4的時(shí)序，CLKl和CLK2是控制共模反饋電路的時(shí)序。在圖9時(shí)序控制下，本發(fā)明采樣保持電路的工作過程如下:開關(guān)時(shí)序Φ1、Φ2、Φ4高電平，開關(guān)時(shí)序φ3為低電平,米樣開關(guān)SI導(dǎo)通，電路處于米樣模式，由米樣電容Cs對輸入電壓信號進(jìn)行采樣，采樣電容上極板電荷為Qbrttom=-Cs -VIN0采樣結(jié)束后，開關(guān)時(shí)序Φ1、Φ2、Φ4變?yōu)榈碗娖?，開關(guān)時(shí)序Φ3變?yōu)楦唠娖?，選擇開關(guān)S2和選擇開關(guān)S4首先關(guān)閉，采樣開關(guān)SI延遲短暫時(shí)間后關(guān)閉，同時(shí)選擇開關(guān)S3開啟，電路進(jìn)入保持模式。采樣電容Cs下極板與全差分式運(yùn)算放大器的輸出端連接，采樣電容Cs上極板電荷為Qbottom=-Cs.VIN,在保持模式，由于采樣電容Cs上極板與地之間沒有阻性通路，采樣電容Cs上極板上電荷是恒定的。因此，Qbottom=-Cs.VOUT=-Cs.VIN,即，VOUT=VIN,輸出電壓信號與輸入電壓信號相等，至此完成采樣保持功能。
盡管上面結(jié)合圖對本發(fā)明進(jìn)行了描述，但是本發(fā)明并不局限于上述的具體實(shí)施方式
，上述的具體實(shí)施方式
僅僅是示意性的，而不是限制性的，本領(lǐng)域的普通技術(shù)人員在本發(fā)明的啟示下，在不脫離本發(fā)明宗旨的情況下，還可以作出很多變形，這些均屬于本發(fā)明的保護(hù)之內(nèi)。
權(quán)利要求
1.一種應(yīng)用于高速高精度電路的采樣保持電路，其特征在于，包括一個(gè)全差分式運(yùn)算放大器、兩個(gè)采樣電容Cs、兩個(gè)采樣開關(guān)SI和五個(gè)選擇開關(guān)S2，S3，S4，由電阻Rl和電容Cl構(gòu)成的低通濾波電路；所述全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器；全差分式運(yùn)算放大器正負(fù)輸入端相連接的結(jié)構(gòu)完全相同，信號輸入端通過低通濾波電路與采樣開關(guān)SI以及選擇開關(guān)S3連接，采樣開關(guān)SI的另一端連接采樣電容Cs的下極板，選擇開關(guān)S3實(shí)現(xiàn)采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端的連接；采樣電容Cs的上極板連接選擇開關(guān)S2和選擇開關(guān)S4以及全差分式運(yùn)算放大器的輸入端，選擇開關(guān)S4實(shí)現(xiàn)兩個(gè)采樣電容Cs上極板之間的連接，選擇開關(guān)S3連接全差分式運(yùn)算放大器輸入端與輸出端； 所述采樣開關(guān) SI為柵壓自舉開關(guān)，包括5個(gè)電容C2、C3、C4、C5和C6，2個(gè)電阻R2和尺3，8個(gè)匪05管麗1、麗2、麗3、]\^4、麗5、]\^6、麗7、]\^8，4個(gè)？]\ )5管1^1、]\^2、]\^3、]\^4 ;其中:NMOS管麗I連接電源VDD與電容C2上極板，為電容C2提供充電通路，電容C2上極板與NMOS管MN2和MN3的柵極相連，用以控制NMOS管MN2和MN3的開啟與關(guān)閉，電容C2的下極板與時(shí)鐘信號CLK相連，NMOS管麗2連接電源VDD與電容C3的上極板，同時(shí)電容C3的上極板還與電阻R2和NMOS管MNl的柵極連接，電容C3的下極板連接NMOS管MN7的漏極，NMOS管麗7的柵極連時(shí)鐘控制信號CLK，NMOS管麗7的源極與地GND相連；PM0S管MP2的柵極連接時(shí)鐘控制信號CLK_，PMOS管MP2的源極和PMOS管MP2的漏接分別連接電源VDD和電容C6上極板，提供電容C6的充電通路，同時(shí)電容C6的上極板與PMOS管MP3的柵極連接，用以控制PMOS管MP3的開啟與關(guān)閉，電容C6下極板連接時(shí)鐘控制信號CLK ；NM0S管麗3的漏、源極分別連接電源VDD與電容C4的上極板，電容C4的下極板連接NMOS管MN8的漏極與NMOS管MN5的源極；電容C5上極板與電阻R3和NMOS管MN4柵極連接，NMOS管MN4的漏、源極分別連接NMOS管MN5、MN6的柵極，PMOS管MP3的漏極和時(shí)鐘控制信號CLK_ ；PM0S管MP3的襯底與源極接在一起，并連接在電容C4的上極板；NM0S管麗5的漏極與NMOS管MN6的源極連在一起，接輸入電壓信號VIN，其中NMOS管MN6作為開關(guān)管，與采樣電容Cs下極板相連； 所述米樣電容Cs對輸入電壓信號VIN進(jìn)行米樣，米樣電容Cs上極板電荷為Qbottom=-Cs.VIN ;采樣結(jié)束后，選擇開關(guān)S2和選擇開關(guān)S4首先關(guān)閉，選擇開關(guān)SI延遲短暫時(shí)間后關(guān)閉，同時(shí)選擇開關(guān)S3開啟，電路進(jìn)入保持模式；采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端連接，采樣電容Cs上極板電荷為Qtottrail=-Cs.VIN;在保持模式，Qbottom=-Cs.V0UT，輸出電壓信號VOUT與輸入電壓信號VIN相等。
全文摘要
本發(fā)明公開了一種應(yīng)用于高速高精度電路的采樣保持電路，包括一個(gè)全差分式運(yùn)算放大器、兩個(gè)采樣電容Cs、兩個(gè)采樣開關(guān)S1和五個(gè)選擇開關(guān)，電阻R1和電容C1構(gòu)成的低通濾波電路；全差分式運(yùn)算放大器為增益增強(qiáng)型折疊共源共柵全差分式運(yùn)算放大器，采樣開關(guān)S1為柵壓自舉開關(guān)；全差分式運(yùn)算放大器正負(fù)輸入端相連接的結(jié)構(gòu)完全相同，信號輸入端經(jīng)過低通濾波電路，由采樣開關(guān)S1連接到采樣電容Cs的下極板；選擇開關(guān)S3連接采樣電容Cs下極板與全差分式運(yùn)算放大器輸出端；采樣電容Cs的上極板連接全差分式運(yùn)算放大器的輸入端；選擇開關(guān)S4連接兩個(gè)采樣電容Cs上極板；選擇開關(guān)S2連接全差分式運(yùn)算放大器輸入端與輸出端。本發(fā)明采樣保持電路在高速高精度電路中，可以實(shí)現(xiàn)對輸入信號的采樣保持。
文檔編號H03M1/54GK103095302SQ20121055569
公開日2013年5月8日 申請日期2012年12月19日 優(yōu)先權(quán)日2012年12月19日
發(fā)明者趙毅強(qiáng), 岳森, 張楊, 龐瑞龍, 夏璠 申請人:天津大學(xué)