一種時鐘變換電路的制作方法
【專利摘要】本發(fā)明涉及一種把TC變換為BC的電路，該電路主要由一個閾0.5反相器、一個閾1.5反相器、一個NMOS管、第一PMOS管、第二PMOS管和第三PMOS管組成；本發(fā)明的價值在于：該時鐘變換電路在把TC變換為BC的過程中，有用的信息得以保留，沒有丟失應(yīng)有的信息量；這樣，本發(fā)明將TC變換為傳統(tǒng)的BC后，就可以使用具有低功耗優(yōu)勢的TC來驅(qū)動基于BC的電路與系統(tǒng)，從而降低功耗；另一方面，該時鐘變換電路把識別難度大的TC變換為易識別的BC，這樣就可以降低應(yīng)用TC電路的復(fù)雜度，進而有利于具有低功耗優(yōu)勢的TC的推廣應(yīng)用。
【專利說明】一種時鐘變換電路
【技術(shù)領(lǐng)域】 [0001] 本發(fā)明涉及一種基于CMOS工藝的將三值時鐘信號TC(Ternary Clock)變換為二值時鐘信號BC(Binary Clock)的電路。
【背景技術(shù)】 [0002] 數(shù)字電路系統(tǒng)包含時鐘子系統(tǒng)，該子系統(tǒng)又分為時鐘分布網(wǎng)絡(luò)和觸發(fā) 器兩部分 【背景技術(shù)】 [1]?，F(xiàn)有技術(shù)的時鐘分布網(wǎng)絡(luò)為二值時鐘分布網(wǎng)絡(luò)。而三值信號具有信息量大的 特點 【背景技術(shù)】 [2'3]。如，三值時鐘TC在一個周期內(nèi)有四次跳變（邊沿），而傳統(tǒng)的二值時鐘BC-個 周期內(nèi)只有兩次跳變。因為前者在一個周期內(nèi)的邊沿數(shù)比后者的多一倍，所以使用三值時 鐘的電路有著低功耗的特點 【背景技術(shù)】 [4'5]。目前現(xiàn)有的數(shù)字電路系統(tǒng)中的鎖存器、觸發(fā)器等時序部件 都是基于二值時鐘而設(shè)計的，而非三值時鐘。如何將低功耗的三值時鐘分布網(wǎng)絡(luò)與基于二 值時鐘的數(shù)字邏輯單元結(jié)合使用，使三值時鐘得以廣泛應(yīng)用，從而降低數(shù)字系統(tǒng)的功耗。這 是目前出現(xiàn)在電路研究和設(shè)計者面前的一個新課題。而這種結(jié)合使用的難點在于：三值時 鐘的四次邊沿都要得到有效的利用，而又能驅(qū)動基于二值時鐘的鎖存器和觸發(fā)器等時序邏 輯單元的正常工作。用三值時鐘驅(qū)動基于二值時鐘的數(shù)字電路系統(tǒng)進行工作又能充分利用 三值時鐘的四次跳變的技術(shù)問題得不到解決，三值時鐘就難以得到廣泛的應(yīng)用，其低功耗 優(yōu)勢的實際意義也就難以顯示出來。
[0003] 參考文獻：
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【發(fā)明內(nèi)容】
[0009] 針對上述三值時鐘TC變換為二值時鐘BC的技術(shù)問題，本發(fā)明的任務(wù) 就是在充分利用三值時鐘四次跳變的前提下，把三值時鐘變換為二值時鐘，以解決三值時 鐘TC與基于二值時鐘BC的數(shù)字邏輯單元不能結(jié)合使用的問題。
[0010] 本發(fā)明利用
【發(fā)明者】的研究成果，創(chuàng)造了一種把三值時鐘信號TC變換為二值時鐘 信號BC的電路，該時鐘變換電路將三值時鐘的四種邊沿變換為二值時鐘的兩種邊沿，而在 相同的時間段內(nèi)兩種時鐘的邊沿數(shù)是保持不變的。
[0011] 本發(fā)明采取的技術(shù)方案是：先對三值時鐘TC的電平切換進行研究；然后用研究成 果在保持時鐘的邊沿數(shù)不變的前提下，把三值時鐘TC的三種電平值變換為兩種電平值；最 后用M0S管來實現(xiàn)將三值時鐘變換為二值時鐘的電路，該時鐘變換電路的輸出信號就是二 值時鐘信號BC。
[0012] 所述的時鐘變換電路包含如下技術(shù)特征：
[0013] A、輸入信號為一個三值時鐘信號TC，其電平值為0、1和2,電平的切換次序為 0 - 1 - 2 - 1 - 0 ;
[0014] B、輸出信號為一個二值時鐘信號BC，其電平值為1和2,電平的切換次序為 1 - 2 - 1 ;
[0015] C、當(dāng)輸入的三值時鐘信號TC為電平0時，變換輸出二值時鐘信號BC電平2 ;
[0016] D、當(dāng)輸入的三值時鐘信號TC為電平1時，整形輸出二值時鐘信號BC電平1 ;
[0017] E、當(dāng)輸入的三值時鐘信號TC為電平2時，整形輸出二值時鐘信號BC電平2。
[0018] 具有上述特征的時鐘變換電路將把電平切換次序為0 - 1 - 2 - 1 - 0的三值 時鐘信號TC變換為電平切換次序為2 - 1 - 2 - 1 - 2(即1 - 2 - 1)的二值時鐘信號 BC。從上述變換過程中可以看出，輸入的三值時鐘被發(fā)明的時鐘變換電路變換為二值時鐘， 而時鐘的邊沿數(shù)保持不變。因此，本發(fā)明采用的技術(shù)方案實現(xiàn)了發(fā)明的任務(wù)。
[0019] 根據(jù)上述的技術(shù)特征和傳輸電壓開關(guān)理論[2'3]，可以獲得輸出的二值時鐘BC與輸 入的三值時鐘TC的開關(guān)級函數(shù)表達式（1)。
[0020] BC = 1*(0 5TC · TCL5)#2*(TC°-5+L5TC) (1)
[0021] 對式（1)進行開關(guān)級的表達式變換，使之易于用M0S管實現(xiàn)。變換后的開關(guān)級表 達式如式（2)所示。 「 π -0.5 0.5- -0.5
[0022] 5C = l*(rC(0.5) · TC{\ .5)) # 2 * (TC05 + TC(1.5) ) (2)
[0023] 根據(jù)式（2)，可以得到由一個閾0.5反相器、一個閾1.5反相器和4個MOS管組成 的時鐘變換電路，其有一個接三值時鐘的輸入端TC和一個輸出二值時鐘的輸出端BC。因為 該電路只使用8個M0S管，所以設(shè)計的電路極為簡單。
[0024] 該時鐘變換電路能將三值時鐘的四種邊沿變換為二值時鐘的兩種邊沿，而在相同 的時間段內(nèi)兩種時鐘的邊沿數(shù)是保持不變的。這樣就充分利用了三值時鐘的四次邊沿從而 保持了三值時鐘的優(yōu)勢，又為基于二值時鐘的時序邏輯單元的正常工作提供了所需的二值 時鐘。使三值時鐘與基于二值時鐘的數(shù)字邏輯單元不能結(jié)合使用的問題得以完美解決。
[0025] 使用該時鐘變換電路也可以使基于二值時鐘的數(shù)字系統(tǒng)用三值時鐘作為其時鐘 信號。因此，該時鐘變換電路還可以解決基于三值時鐘的數(shù)字系統(tǒng)與基于二值時鐘的數(shù)字 系統(tǒng)間的時鐘同步性問題。
[0026] 本發(fā)明的價值在于：該時鐘變換電路在把三值時鐘變換為二值時鐘的過程中，有 用的信息得以保留，沒有丟失應(yīng)有的信息量；這樣，本發(fā)明將三值時鐘變換為傳統(tǒng)的二值時 鐘后，就可以使用具有低功耗優(yōu)勢的三值時鐘來驅(qū)動基于二值時鐘的電路與系統(tǒng)，從而降 低功耗；另一方面，該時鐘變換電路把識別難度大的三值時鐘變換為易識別的二值時鐘，這 樣就可以降低應(yīng)用三值時鐘的電路復(fù)雜度，進而有利于具有低功耗優(yōu)勢的三值時鐘的推廣 應(yīng)用。
【專利附圖】

【附圖說明】 [0027] 下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細說明。
[0028] 圖1是輸入、輸出信號分別為三值時鐘TC和二值時鐘BC的時鐘變換電路的線路 圖。
[0029] 圖2是閾1. 5反相器的線路圖。
[0030] 圖3是圖1所示電路中三值時鐘信號TC和兩種二值時鐘信號BC及BC1的電壓瞬 態(tài)波形圖。
【具體實施方式】 [0031] 根據(jù)式（2)，可以得到時鐘變換電路的開關(guān)級設(shè)計，其線路圖如圖 1所示，該電路使用了一個閾〇. 5反相器、一個閾1. 5反相器和4個M0S管。該電路的工作 原理為：在輸入端（TC)接入電平值為0、1和2的三值時鐘信號TC，在輸出端（BC)就輸出 電平值為1和2的二值時鐘信號BC。如果需要的二值時鐘為電平值為0和2的二值時鐘， 那么可以將這個電平值為1和2的二值時鐘BC作為圖2所描述的閾1. 5反相器的輸入信 號，其輸出信號就是電平值為〇和2的二值時鐘BC1。由此可見，利用本發(fā)明和相應(yīng)的反相 器就可以輕易獲得兩種不同電平值的二值時鐘信號BC和BC1。因此，本發(fā)明的時鐘變換電 路，結(jié)構(gòu)簡單，使用方便，接口信號豐富。
[0032] 為驗證發(fā)明的時鐘變換電路，下面用HSPICE軟件對其進行模擬，模擬時采用 TSMC180nm的CMOS工藝參數(shù)，輸出負載為30fF。本發(fā)明的時鐘變換電路模擬所得的電壓瞬 態(tài)波形如圖3所示，其中TC和BC分別為時鐘變換電路的輸入三值時鐘信號和輸出二值時 鐘信號；BC1是圖2描述的閾1. 5反相器輸出的二值時鐘信號。圖3所示的模擬結(jié)果表明， 本發(fā)明創(chuàng)造的時鐘變換電路具有正確的邏輯功能，解決了把三值時鐘變換為二值時鐘的問 題，完成了發(fā)明的任務(wù)。
[0033] 總結(jié)：本發(fā)明的時鐘變換電路具有正確的邏輯功能，能將三值時鐘的跳變變換為 二值時鐘的跳變，使得時鐘的跳變數(shù)保持不變。此外，本發(fā)明電路簡單，只使用8個M0S管， 因此電路工作穩(wěn)定可靠高效。
【權(quán)利要求】
1. 一種將三值時鐘信號（TC)變換為二值時鐘信號（BC)的CMOS電路，該電路的特征 在于：把電平切換次序為〇 - 1 - 2 - 1 - 0的輸入三值時鐘（TC)變換為電平切換次序為 1 - 2 - 1的輸出二值時鐘（BC)。
2. 根據(jù)權(quán)利要求1所述的將三值時鐘信號（TC)變換為二值時鐘信號（BC)的CMOS電 路，其特征在于：把三值時鐘（TC)的電平0變換為二值時鐘（BC)的電平2,把三值時鐘（TC) 的電平1進行整形輸出以作為二值時鐘（BC)的電平1，把三值時鐘（TC)的電平2進行整形 輸出以作為二值時鐘（BC)的電平2。
【文檔編號】H03K5/13GK104052434SQ201310284398
【公開日】2014年9月17日 申請日期:2013年7月3日 優(yōu)先權(quán)日:2013年7月3日
【發(fā)明者】郎燕峰 申請人:浙江工商大學(xué)