一種基于n型sabl邏輯的雙邊沿d觸發(fā)器的制造方法
【專利摘要】本發(fā)明公開了一種基于N型SABL邏輯的雙邊沿D觸發(fā)器，包括第一傳輸門、第二傳輸門、第三傳輸門、第四傳輸門、第五傳輸門、第六傳輸門和兩個N型SABL邏輯單元；優(yōu)點是采用兩個N型SABL邏輯單元和六個傳輸門設(shè)計雙邊沿D觸發(fā)器，在Cadence環(huán)境下，采用TSMC0.13μm?CMOS工藝，對基于N型SABL邏輯的雙邊沿D觸發(fā)器進(jìn)行模擬仿真，模擬結(jié)果顯示電路具有正確的邏輯功能，分析基于N型SABL邏輯的雙邊沿D觸發(fā)器的功耗曲線可知，在每個時鐘周期內(nèi)，雙邊沿D觸發(fā)器的功耗曲線都一樣，功耗恒定，具有功率平衡特性，實現(xiàn)了抗旁道攻擊的特性。
【專利說明】—種基于N型SABL邏輯的雙邊沿D觸發(fā)器
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及一種D觸發(fā)器，尤其是涉及一種基于N型SABL邏輯的雙邊沿D觸發(fā)器。【背景技術(shù)】
[0002]差分功耗分析(DifferentialPower Analysis,DPA)攻擊是在 1998 年由 Kocher等人提出來的，它依賴于加密硬件在加密過程中電路功耗與其處理的數(shù)據(jù)及進(jìn)行的操作關(guān)聯(lián)，通過監(jiān)測硬件在加密過程中的功耗曲線，利用統(tǒng)計方法和攻擊者的經(jīng)驗對收集到的信息進(jìn)行分析，從而獲得與加密信息相關(guān)的數(shù)據(jù)，對現(xiàn)有密碼模塊的安全構(gòu)成重大威脅。功耗平衡技術(shù)可以從根本上解決功耗泄漏密碼信息的問題，是近年來防御DPA攻擊的首選技術(shù)。功耗平衡技術(shù)采用漢明擴(kuò)展編碼進(jìn)行重新編碼，比如比特“O”用“01”表示，而比特“I”用“10”表示。功耗平衡技術(shù)通常采用雙軌邏輯方式來實現(xiàn)，其中靈敏放大邏輯(SenseAmplifier Based Logic, SABL)就是應(yīng)用最廣泛的一種。在功耗不完全平衡的條件，SABL邏輯電路存在泄漏關(guān)鍵信息的可能。
[0003]D觸發(fā)器廣泛地應(yīng)用在數(shù)字系統(tǒng)中，不僅能控制電路中狀態(tài)的跳變過程，也可以被用來實現(xiàn)寄存器，分頻器和計數(shù)器等等。因此，非常有必要開展D觸發(fā)器在防御DPA攻擊方面的相關(guān)研究。傳統(tǒng)的D觸發(fā)器對一個時鐘邊沿敏感，稱為單邊沿觸發(fā)器。在單邊沿觸發(fā)器中，一個方向上的時鐘沿會成為冗余變化，其功耗為冗余功耗，因此單邊沿觸發(fā)器的功耗不具有平衡特性，SABL邏輯電路無法直接用于傳統(tǒng)的D觸發(fā)器的設(shè)計。為了避免上述情況的發(fā)生，同時也為了提高觸發(fā)器的工作效率，設(shè)計一種對兩個時鐘邊沿都敏感的基于N型SABL邏輯的雙邊沿D觸發(fā)器具有重大意義。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是提供一種在保證具有正確邏輯功能的前提下，具有功耗平衡特性的基于N型SABL邏輯的雙邊沿D觸發(fā)器。
[0005]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為:一種基于N型SABL邏輯的雙邊沿D觸發(fā)器,包括第一傳輸門、第二傳輸門、第三傳輸門、第四傳輸門、第五傳輸門、第六傳輸門和兩個N型SABL邏輯單元，兩個N型SABL邏輯單元分別為第一 N型SABL邏輯單元和第二 N型SABL邏輯單元，第一 N型SABL邏輯單元和第二 N型SABL邏輯單元分別具有信號輸入端、互補信號輸入端、信號輸出端、互補信號輸出端、電源信號輸入端、第一時鐘信號輸入端和第二時鐘信號輸入端，所述的第一 N型SABL邏輯單元的信號輸入端和所述的第二 N型SABL邏輯單元的信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的信號輸入端，所述的第一 N型SABL邏輯單元的互補信號輸入端和所述的第二 N型SABL邏輯單元的互補信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的互補信號輸入端，所述的第一 N型SABL邏輯單元的電源信號輸入端和所述的第二 N型SABL邏輯單元的電源信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的電源信號輸入端，所述的第一 N型SABL邏輯單元的第一時鐘信號輸入端與所述的第一傳輸門的漏極連接，所述的第二 N型SABL邏輯單元的第一時鐘信號輸入端與所述的第二傳輸門的漏極連接，所述的第一傳輸門的源極和所述的第二傳輸門的源極連接且其連接端為所述的雙邊沿D觸發(fā)器的預(yù)充電使能信號輸入端，所述的第一 N型SABL邏輯單元的信號輸出端與所述的第三傳輸門的源極連接，所述的第二 N型SABL邏輯單元的信號輸出端與所述的第四傳輸門的源極連接，所述的第三傳輸門的漏極和所述的第四傳輸門的漏極連接且其連接端為所述的雙邊沿D觸發(fā)器的互補信號輸出端，所述的第
一N型SABL邏輯單元的互補信號輸出端與所述的第五傳輸門的源極連接，所述的第二 N型SABL邏輯單元的互補信號輸出端與所述的第六傳輸門的源極連接，所述的第五傳輸門的漏極和所述的第六傳輸門的漏極連接且其連接端為所述的雙邊沿D觸發(fā)器的信號輸出端，所述的第一傳輸門的控制端、所述的第一 N型SABL邏輯單元的第二時鐘信號輸入端、所述的第二傳輸門的互補控制端和所述的第三傳輸門的控制端連接且其連接端為所述的雙邊沿D觸發(fā)器的時鐘信號輸入端，所述的第一傳輸門的互補控制端、所述的第二 N型SABL邏輯單元的第二時鐘信號輸入端、所述的第二傳輸門的控制端和所述的第六傳輸門的控制端連接且其連接端為所述的雙邊沿D觸發(fā)器的互補時鐘信號輸入端。
[0006]所述的第一 N型SABL邏輯單元包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管，所述的第一 NMOS管的源極接地，所述的第一 NMOS管的漏極、所述的第二 NMOS管的源極和所述的第三NMOS管的源極連接，所述的第二 NMOS管的漏極和所述的第五NMOS管的源極連接，所述的第三NMOS管的漏極和所述的第四NMOS管的源極連接，所述的第一 PMOS管的源極、所述的第二 PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極連接且其連接端為所述的第一 N型SABL邏輯單元的電源信號輸入端，所述的第二 PMOS管的柵極、所述的第三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第四NMOS管的柵極和所述的第五NMOS管的漏極連接且其連接端為所述的第一 N型SABL邏輯單元的信號輸出端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的漏極、所述的第三PMOS管的柵極、所述的第四NMOS管的漏極和所述的第五NMOS管的柵極連接且其連接端為所述的第一 N型SABL邏輯單元的互補信號輸出端，所述的第一 PMOS管的柵極和所述的第四PMOS管的柵極連接且其連接端為所述的第一 N型SABL邏輯單元的第一時鐘信號輸入端，所述的第一 NMOS管的柵極為所述的第一 N型SABL邏輯單元的第二時鐘信號輸入端，所述的第三NMOS管的柵極為所述的第一 N型SABL邏輯單元的信號輸入端，所述的第二 NMOS管的柵極為所述的第一 N型SABL邏輯單元的互補信號輸入端，所述的第二 N型SABL邏輯單元包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，所述的第六NMOS管的源極接地，所述的第六NMOS管的漏極、所述的第
七NMOS管的源極和所述的第八NMOS管的源極連接，所述的第七NMOS管的漏極和所述的第十NMOS管的源極連接，所述的第八NMOS管的漏極和所述的第九NMOS管的源極連接，所述的第五PMOS管的源極、所述的第六PMOS管的源極、所述的第七PMOS管的源極和所述的第八PMOS管的源極連接且其連接端為所述的第二 N型SABL邏輯單元的電源信號輸入端，所述的第六PMOS管的柵極、所述的第七PMOS管的漏極、所述的第八PMOS管的漏極、所述的第九NMOS管的柵極和所述的第十NMOS管的漏極連接且其連接端為所述的第二 N型SABL邏輯單元的信號輸出端，所述的第五PMOS管的漏極、所述的第六PMOS管的漏極、所述的第七PMOS管的柵極、所述的第九NMOS管的漏極和所述的第十NMOS管的柵極連接且其連接端為所述的第二 N型SABL邏輯單元的互補信號輸出端，所述的第五PMOS管的柵極和所述的第
八PMOS管的柵極連接且其連接端為所述的第二 N型SABL邏輯單元的第一時鐘信號輸入端，所述的第六NMOS管的柵極為所述的第二 N型SABL邏輯單元的第二時鐘信號輸入端，所述的第八NMOS管的柵極為所述的第二 N型SABL邏輯單元的信號輸入端，所述的第七NMOS管的柵極為所述的第二 N型SABL邏輯單元的互補信號輸入端。
[0007]與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于采用兩個N型SABL邏輯單元和六個傳輸門設(shè)計雙邊沿D觸發(fā)器，在Cadence環(huán)境下，采用TSMC0.13 μ m CMOS工藝，對基于N型SABL邏輯的雙邊沿D觸發(fā)器進(jìn)行模擬仿真，模擬結(jié)果顯示電路具有正確的邏輯功能，分析基于N型SABL邏輯的雙邊沿D觸發(fā)器的功耗曲線可知，在每個時鐘周期內(nèi)，雙邊沿D觸發(fā)器的功耗曲線都一樣，功耗恒定，具有功耗平衡特性，實現(xiàn)了抗旁道攻擊的特性。
【專利附圖】

【附圖說明】
[0008]圖1為現(xiàn)有技術(shù)的SABL邏輯單元的電路圖；
[0009]圖2為現(xiàn)有技術(shù)的SABL邏輯單元用作單邊沿D發(fā)器時的時序圖；
[0010]圖3為現(xiàn)有技術(shù)的SABL邏輯單元用作單邊的模擬波形；
[0011]圖4為本發(fā)明的基于N型SABL的雙邊沿D觸發(fā)器的電路圖；
[0012]圖5為本發(fā)明的基于N型SABL的雙邊沿D觸發(fā)器的模擬波形；
[0013]圖6為本發(fā)明的基于N型SABL的雙邊沿D觸發(fā)器的功耗曲線圖；
[0014]圖7為本發(fā)明的基于N型SABL的雙邊沿D觸發(fā)器的電流仿真圖。
【具體實施方式】
[0015]以下結(jié)合附圖實施例對本發(fā)明作進(jìn)一步詳細(xì)描述。
[0016]本發(fā)明公開了一種基于N型SABL邏輯的雙邊沿D觸發(fā)器，包括第一傳輸門、第二傳輸門、第三傳輸門、第四傳輸門、第五傳輸門、第六傳輸門和兩個N型SABL邏輯單兀,兩個N型SABL邏輯單元分別為第一 N型SABL邏輯單元和第二 N型SABL邏輯單元，第一 N型SABL邏輯單元和第二 N型SABL邏輯單元分別具有信號輸入端、互補信號輸入端、信號輸出端、互補信號輸出端、電源信號輸入端、第一時鐘信號輸入端和第二時鐘信號輸入端，第一 N型SABL邏輯單元的信號輸入端和第二 N型SABL邏輯單元的信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的信號輸入端，第一 N型SABL邏輯單元的互補信號輸入端和第二 N型SABL邏輯單元的互補信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的互補信號輸入端，第一 N型SABL邏輯單元的電源信號輸入端和第二 N型SABL邏輯單元的電源信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的電源信號輸入端，第一 N型SABL邏輯單元的第一時鐘信號輸入端與第一傳輸門的漏極連接，第二 N型SABL邏輯單元的第一時鐘信號輸入端與第二傳輸門的漏極連接，第一傳輸門的源極和第二傳輸門的源極連接且其連接端為雙邊沿D觸發(fā)器的預(yù)充電使能信號輸入端，第一 N型SABL邏輯單元的信號輸出端與第三傳輸門的源極連接，第二 N型SABL邏輯單元的信號輸出端與第四傳輸門的源極連接，第三傳輸門的漏極和第四傳輸門的漏極連接且其連接端為雙邊沿D觸發(fā)器的互補信號輸出端，第一 N型SABL邏輯單元的互補信號輸出端與第五傳輸門的源極連接，第二 N型SABL邏輯單元的互補信號輸出端與第六傳輸門的源極連接，第五傳輸門的漏極和第六傳輸門的漏極連接且其連接端為雙邊沿D觸發(fā)器的信號輸出端，第一傳輸門的控制端、第一 N型SABL邏輯單元的第二時鐘信號輸入端、第二傳輸門的互補控制端和第三傳輸門的控制端連接且其連接端為雙邊沿D觸發(fā)器的時鐘信號輸入端，第一傳輸門的互補控制端、第二 N型SABL邏輯單元的第二時鐘信號輸入端、第二傳輸門的控制端和第六傳輸門的控制端連接且其連接端為雙邊沿D觸發(fā)器的互補時鐘信號輸入端。
[0017]本發(fā)明的設(shè)計過程為:現(xiàn)有的N型SABL邏輯單元的電路圖如圖1所示，N型SABL邏輯單元的工作過程包括兩個:存數(shù)和置數(shù)階段，因此，該N型SABL邏輯單元也可以作為D觸發(fā)器使用，我們稱之為N型SABL的D觸發(fā)器，N型SABL的D觸發(fā)器的工作過程包括兩個階段:第一階段，預(yù)充電時的時鐘信號clk_pS I時P型SABL鎖存器工作；第二階段預(yù)充電時的時鐘信號clk_e為O時N型SABL鎖存器工作，當(dāng)時鐘信號clk_p為O時，由上一級輸入N型SABL鎖存器提供的輸入信號保持預(yù)充電。
[0018]現(xiàn)有技術(shù)的SABL邏輯單元用作單邊沿D發(fā)器時的時序圖如圖2所示，現(xiàn)有技術(shù)的SABL邏輯單元用作單邊的模擬波形如圖3所示。分析圖2和圖3可知，N型SABL的D觸發(fā)器具有正確的邏輯功能，但是其功耗曲線在每個時鐘周期內(nèi)無法保持一樣，功耗不恒定，不具有功耗平衡特性。導(dǎo)致N型SABL的D觸發(fā)器功耗不恒定的原因是上述N型SABL的D觸發(fā)器為單邊沿觸發(fā)器，而單邊沿觸發(fā)器僅僅敏感時鐘的上升沿或下降沿，無論是哪種狀態(tài)，另一半時鐘總會成為冗余行為。由此，只要能夠消除這些多余的信號轉(zhuǎn)換，即可保證觸發(fā)器功耗恒定，并同時降低整個電路的功耗開銷?；谌哂嘁种萍夹g(shù)，可設(shè)計雙邊沿的觸發(fā)器，即觸發(fā)器時鐘高電平和低電平都是能夠接收輸入信號。根據(jù)上述分析，可以充分利用的SABL邏輯單元來實現(xiàn)的雙邊沿D觸發(fā)器的邏輯功能，從而設(shè)計得到本發(fā)明的基于N型SABL邏輯的雙邊沿D觸發(fā)器。
[0019]實施例:如圖4所不,一種基于N型SABL邏輯的雙邊沿D觸發(fā)器,包括第一傳輸門Tl、第二傳輸門T2、第三傳輸門T3、第四傳輸門T4、第五傳輸門T5、第六傳輸門T6和兩個N型SABL邏輯單元，兩個N型SABL邏輯單元分別為第一 N型SABL邏輯單元和第二 N型SABL邏輯單元，第一 N型SABL邏輯單元和第二 N型SABL邏輯單元分別具有信號輸入端、互補信號輸入端、信號輸出端、互補信號輸出端、電源信號輸入端、第一時鐘信號輸入端和第二時鐘信號輸入端，第一 N型SABL邏輯單元的信號輸入端和第二 N型SABL邏輯單元的信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的信號輸入端，接入輸入信號Vin，第一 N型SABL邏輯單元的互補信號輸入端和第二 N型SABL邏輯單元的互補信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的互補信號輸入端，接入互補輸入信號Vin，第一 N型SABL邏輯單元的電源信號輸入端和第二 N型SABL邏輯單元的電源信號輸入端連接且其連接端為雙邊沿D觸發(fā)器的電源信號輸入端，接入電源信號vdd,第一 N型SABL邏輯單兀的第一時鐘信號輸入端與第一傳輸門Tl的漏極連接，第二 N型SABL邏輯單元的第一時鐘信號輸入端與第二傳輸門T2的漏極連接，第一傳輸門Tl的源極和第二傳輸門T2的源極連接且其連接端為雙邊沿D觸發(fā)器的預(yù)充電使能信號輸入端，接入預(yù)充電使能信號Vsig，第一 N型SABL邏輯單元的信號輸出端與第三傳輸門T3的源極連接，第二 N型SABL邏輯單元的信號輸出端與第四傳輸門T4的源極連接，第三傳輸門T3的漏極和第四傳輸門T4的漏極連接且其連接端為雙邊沿D觸發(fā)器的互補信號輸出端，輸出互補信號Vwt，第一 N型SABL邏輯單元的互補信號輸出端與第五傳輸門T5的源極連接，第二 N型SABL邏輯單元的互補信號輸出端與第六傳輸門T6的源極連接，第五傳輸門T5的漏極和第六傳輸門T6的漏極連接且其連接端為雙邊沿D觸發(fā)器的信號輸出端，輸出信號Vtjut,第一傳輸門Tl的控制端、第一 N型SABL邏輯單兀的第二時鐘信號輸入端、第二傳輸門T2的互補控制端和第三傳輸門T3的控制端連接且其連接端為雙邊沿D觸發(fā)器的時鐘信號輸入端，接入時鐘信號clk，第一傳輸門Tl的互補控制端、第
二N型SABL邏輯單兀的第二時鐘信號輸入端、第二傳輸門T2的控制端和第六傳輸門T6的控制端連接且其連接端為雙邊沿D觸發(fā)器的互補時鐘信號輸入端，接入互補時鐘信號I，時鐘信號elk和互補時鐘信號ctt的幅值相同但是相位相差180度。
[0020]本實施例中，第一 N型SABL邏輯單元包括第一 NMOS管N1、第二 NMOS管N2、第三NMOS 管 N3、第四 NMOS 管 N4、第五 NMOS 管 N5、第一 PMOS 管 P1、第二 PMOS 管 P2、第三 PMOS管P3和第四PMOS管P4，第一 NMOS管NI的源極接地，第一 NMOS管NI的漏極、第二 NMOS管N2的源極和第三NMOS管N3的源極連接，第二 NMOS管N2的漏極和第五NMOS管N5的源極連接，第三NMOS管N3的漏極和第四NMOS管N4的源極連接，第一 PMOS管Pl的源極、第二PMOS管P2的源極、第三PMOS管P3的源極和第四PMOS管P4的源極連接且其連接端為第
一N型SABL邏輯單元的電源信號輸入端，第二 PMOS管P2的柵極、第三PMOS管P3的漏極、第四PMOS管P4的漏極、第四NMOS管N4的柵極和第五NMOS管N5的漏極連接且其連接端為第一 N型SABL邏輯單元的信號輸出端，第一 PMOS管Pl的漏極、第二 PMOS管P2的漏極、第三PMOS管P3的柵極、第四NMOS管N4的漏極和第五NMOS管N5的柵極連接且其連接端為第一 N型SABL邏輯單元的互補信號輸出端，第一 PMOS管Pl的柵極和第四PMOS管P4的柵極連接且其連接端為第一 N型SABL邏輯單元的第一時鐘信號輸入端，第一 NMOS管NI的柵極為第一 N型SABL邏輯單元的第二時鐘信號輸入端，第三NMOS管N3的柵極為第一 N型SABL邏輯單元的信號輸入端，第二 NMOS管N2的柵極為第一 N型SABL邏輯單元的互補信號輸入端，第二 N型SABL邏輯單元包括第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7和第八PMOS管P8，第六NMOS管N6的源極接地，第六NMOS管N6的漏極、第七NMOS管N7的源極和第八NMOS管N8的源極連接，第七NMOS管N7的漏極和第十NMOS管NlO的源極連接，第八NMOS管N8的漏極和第九NMOS管N9的源極連接，第五PMOS管P5的源極、第六PMOS管P6的源極、第七PMOS管P7的源極和第八PMOS管P8的源極連接且其連接端為第二 N型SABL邏輯單元的電源信號輸入端，第六PMOS管P6的柵極、第七PMOS管P7的漏極、第八PMOS管P8的漏極、第九NMOS管N9的柵極和第十NMOS管NlO的漏極連接且其連接端為第二 N型SABL邏輯單元的信號輸出端，第五PMOS管P5的漏極、第六PMOS管P6的漏極、第七PMOS管P7的柵極、第九NMOS管N9的漏極和第十NMOS管NlO的柵極連接且其連接端為第二 N型SABL邏輯單元的互補信號輸出端，第五PMOS管P5的柵極和第八PMOS管P8的柵極連接且其連接端為第二 N型SABL邏輯單元的第一時鐘信號輸入端，第六NMOS管N6的柵極為第二N型SABL邏輯單元的第二時鐘信號輸入端，第八NMOS管N8的柵極為第二 N型SABL邏輯單元的信號輸入端，第七NMOS管N7的柵極為第二 N型SABL邏輯單元的互補信號輸入端。
[0021]本實施例的基于N型SABL的雙邊沿D觸發(fā)器的工作原理為:雙邊沿D觸發(fā)器在時鐘上升沿觸發(fā)時，當(dāng)時鐘信號elk為上升沿，互補時鐘信號I為下降沿時，第一傳輸門！\、第三傳輸門T3和第五傳輸門T5打開,第二傳輸門T2、第四傳輸門T4和第六傳輸門T6關(guān)閉，第一 N型SABL邏輯單元工作，第二 N型SABL邏輯單元不工作；雙邊沿D觸發(fā)器的整體工作過程包括兩個階段:預(yù)充電階段和求值階段，當(dāng)處于預(yù)充電階段時，Vsig=O,中間節(jié)點預(yù)充電到vdd。當(dāng)處于求值階段時，Vsig=I,如果輸入信號Vin=0，Vin=I,則第三NMOS管N3關(guān)閉，第
二NMOS管N2打開，Vout=O, Vout=I ;如果輸入信號Vin=l，Vin=O,則第三NMOS管N3打開，第二NMOS管N2N2關(guān)閉，Vout=I, Vout=O,如此完成基于N型SABL邏輯的雙邊沿D觸發(fā)器的上升沿觸發(fā)。雙邊沿D觸發(fā)器在時鐘下降沿觸發(fā)時，當(dāng)時鐘信號elk為上升沿，互補時鐘信號3力下降沿時，第一傳輸門T1、第三傳輸門T3和第五傳輸門T5關(guān)閉,第二傳輸門T2、第四傳輸門T4和第六傳輸門T6打開。第一 N型SABL邏輯單元不工作，第二 N型SABL邏輯單元工作，雙邊沿D觸發(fā)器的整體工作過程包括兩個階段:預(yù)充電階段和求值階段，當(dāng)處于預(yù)充電階段時，Vsig=O,中間節(jié)點預(yù)充電到vdd，當(dāng)處于求值階段時，Vsig=I,如果輸入信號Vin=0，Vin=I,則第八NMOS管N8關(guān)閉，第七NMOS管N7打開，Vout=O, Vout=I ;如果輸入信號Vin=l，Vin=O,則第八NMOS管N8打開，第七NMOS管N7關(guān)閉，Vwt=l，Vwt=O。如此完成基于N型SABL邏輯的雙邊沿D觸發(fā)器的下降沿觸發(fā)。
[0022]在Cadence環(huán)境下，采用TSMC0.13 μ m CMOS工藝，對本實施例的基于N型SABL邏輯的雙邊沿D觸發(fā)器進(jìn)行模擬仿真。本實施例的N型SABL邏輯單元的模擬波形如圖5所示，圖5中in為輸入信號，out和out:為輸出信號。當(dāng)clk=l時，out=01, oui=00； -? clk=0時，out=00, Oul=Ol。分析圖5的模擬結(jié)果，本實施例的基于N型SABL邏輯的雙邊沿D觸發(fā)器具有正確的邏輯功能。
[0023]本實施例的基于N型SABL邏輯的雙邊沿D觸發(fā)器的功耗曲線如圖6所示，本實施例的基于N型SABL的雙邊沿D觸發(fā)器的電流仿真圖如圖7所示。分析圖6可知，在每個時鐘周期內(nèi)，雙邊沿D觸發(fā)器的功耗曲線都一樣，功耗恒定，實現(xiàn)了抗旁道攻擊的特性。
[0024]綜上所述，SABL邏輯是雙軌預(yù)充電邏輯的實現(xiàn)方式之一，它由于存在預(yù)充電階段，對輸出數(shù)據(jù)(O — 0、0 — 1、I — O、I — I)的四種狀態(tài)跳變引起的動態(tài)功耗相同，消除功耗與數(shù)據(jù)的相關(guān)性，達(dá)到防御DPA攻擊的目的。鑒此，本發(fā)明的基于N型SABL邏輯的雙邊沿D觸發(fā)器在保證具有正確的邏輯功能的前提下，具有功率平衡特性，達(dá)到防御DPA攻擊的目的。在SMIC0.13 μ m CMOS工藝下對本發(fā)明的基于N型SABL邏輯的雙邊沿D觸發(fā)器模擬驗證，模擬結(jié)果顯示所設(shè)計的電路具有正確的邏輯功能和功耗平衡特性。
【權(quán)利要求】
1.一種基于N型SABL邏輯的雙邊沿D觸發(fā)器，其特征在于包括第一傳輸門、第二傳輸門、第三傳輸門、第四傳輸門、第五傳輸門、第六傳輸門和兩個N型SABL邏輯單兀,兩個N型SABL邏輯單元分別為第一 N型SABL邏輯單元和第二 N型SABL邏輯單元，第一 N型SABL邏輯單元和第二 N型SABL邏輯單元分別具有信號輸入端、互補信號輸入端、信號輸出端、互補信號輸出端、電源信號輸入端、第一時鐘信號輸入端和第二時鐘信號輸入端，所述的第一 N型SABL邏輯單元的信號輸入端和所述的第二 N型SABL邏輯單元的信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的信號輸入端，所述的第一 N型SABL邏輯單元的互補信號輸入端和所述的第二 N型SABL邏輯單元的互補信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的互補信號輸入端，所述的第一 N型SABL邏輯單元的電源信號輸入端和所述的第二N型SABL邏輯單元的電源信號輸入端連接且其連接端為所述的雙邊沿D觸發(fā)器的電源信號輸入端，所述的第一 N型SABL邏輯單元的第一時鐘信號輸入端與所述的第一傳輸門的漏極連接，所述的第二 N型SABL邏輯單元的第一時鐘信號輸入端與所述的第二傳輸門的漏極連接，所述的第一傳輸門的源極和所述的第二傳輸門的源極連接且其連接端為所述的雙邊沿D觸發(fā)器的預(yù)充電使能信號輸入端，所述的第一 N型SABL邏輯單元的信號輸出端與所述的第三傳輸門的源極連接，所述的第二 N型SABL邏輯單元的信號輸出端與所述的第四傳輸門的源極連接，所述的第三傳輸門的漏極和所述的第四傳輸門的漏極連接且其連接端為所述的雙邊沿D觸發(fā)器的互補信號輸出端，所述的第一 N型SABL邏輯單元的互補信號輸出端與所述的第五傳輸門的源極連接，所述的第二 N型SABL邏輯單元的互補信號輸出端與所述的第六傳輸門的源極連接，所述的第五傳輸門的漏極和所述的第六傳輸門的漏極連接且其連接端為所述的雙邊沿D觸發(fā)器的信號輸出端，所述的第一傳輸門的控制端、所述的第一 N型SABL邏輯單元的第二時鐘信號輸入端、所述的第二傳輸門的互補控制端和所述的第三傳輸門的控制端連接且其連接端為所述的雙邊沿D觸發(fā)器的時鐘信號輸入端，所述的第一傳輸門的互補控制端、所述的第二 N型SABL邏輯單元的第二時鐘信號輸入端、所述的第二傳輸門的控制端和所述的第六傳輸門的控制端連接且其連接端為所述的雙邊沿D觸發(fā)器的互補時鐘信號輸入端。
2.根據(jù)權(quán)利要求1所述的一種基于N型SABL邏輯的雙邊沿D觸發(fā)器，其特征在于所述的第一 N型SABL邏輯單元包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一 PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管，所述的第一 NMOS管的源極接地，所述的第一 NMOS管的漏極、所述的第二 NMOS管的源極和所述的第三NMOS管的源極連接，所述的第二 NMOS管的漏極和所述的第五NMOS管的源極連接，所述的第三NMOS管的漏極和所述的第四NMOS管的源極連接，所述的第一 PMOS管的源極、所述的第二 PMOS管的源極、所述的第三PMOS管的源極和所述的第四PMOS管的源極連接且其連接端為所述的第一 N型SABL邏輯單元的電源信號輸入端，所述的第二 PMOS管的柵極、所述的第三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第四NMOS管的柵極和所述的第五NMOS管的漏極連接且其連接端為所述的第一 N型SABL邏輯單元的信號輸出端，所述的第一 PMOS管的漏極、所述的第二 PMOS管的漏極、所述的第三PMOS管的柵極、所述的第四NMOS管的漏極和所述的第五NMOS管的柵極連接且其連接端為所述的第一 N型SABL邏輯單元的互補信號輸出端，所述的第一 PMOS管的柵極和所述的第四PMOS管的柵極連接且其連接端為所述的第一 N型SABL邏輯單元的第一時鐘信號輸入端，所述的第一 NMOS管的柵極為所述的第一N型SABL邏輯單元的第二時鐘信號輸入端，所述的第三NMOS管的柵極為所述的第一 N型SABL邏輯單元的信號輸入端，所述的第二 NMOS管的柵極為所述的第一 N型SABL邏輯單元的互補信號輸入端，所述的第二 N型SABL邏輯單元包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管，所述的第六NMOS管的源極接地，所述的第六NMOS管的漏極、所述的第七NMOS管的源極和所述的第八NMOS管的源極連接，所述的第七NMOS管的漏極和所述的第十NMOS管的源極連接，所述的第八NMOS管的漏極和所述的第九NMOS管的源極連接，所述的第五PMOS管的源極、所述的第六PMOS管的源極、所述的第七PMOS管的源極和所述的第八PMOS管的源極連接且其連接端為所述的第二 N型SABL邏輯單元的電源信號輸入端，所述的第六PMOS管的柵極、所述的第七PMOS管的漏極、所述的第八PMOS管的漏極、所述的第九NMOS管的柵極和所述的第十NMOS管的漏極連接且其連接端為所述的第二 N型SABL邏輯單元的信號輸出端，所述的第五PMOS管的漏極、所述的第六PMOS管的漏極、所述的第七PMOS管的柵極、所述的第九NMOS管的漏極和所述的第十NMOS管的柵極連接且其連接端為所述的第二 N型SABL邏輯單元的互補信號輸出端，所述的第五PMOS管的柵極和所述的第八PMOS管的柵極連接且其連接端為所述的第二 N型SABL邏輯單元的第一時鐘信號輸入端，所述的第六NMOS管的柵極為所述的第二 N型SABL邏輯單元的第二時鐘信號輸入端，所述的第八NMOS管的柵極為所述的第二 N型SABL邏輯單元的信號輸入端，所述的第七NMOS管的柵極為所述的第二 N型SABL邏輯單元的互·補信號輸入端。
【文檔編號】H03K3/012GK103595371SQ201310514523
【公開日】2014年2月19日 申請日期:2013年10月25日 優(yōu)先權(quán)日:2013年10月25日
【發(fā)明者】張躍軍, 汪鵬君, 蔣志迪, 李建瑞 申請人:寧波大學(xué)