一種電流模比較器的制造方法
【專利摘要】本發(fā)明提供一種電流模比較器，所述電流模比較器用于接收第一路電流和第二路電流，輸出比較結(jié)果電壓信號。所述電流模比較器至少包括：第一差模電流產(chǎn)生電路，用于接收第一路電流和第二路電流，輸出第一路電流和第二路電流的差值；第二差模電流產(chǎn)生電路，用于接收第一路電流和第二路電流，輸出第二路電流和第一路電流的差值；AB類輸出級電路，與所述第一差模電流產(chǎn)生電路以及所述第二差模電流產(chǎn)生電路相連，用于使所述第一差模電流產(chǎn)生電路和所述第二差模電流產(chǎn)生電路中的一路差模電流產(chǎn)生電路處于工作狀態(tài)，同時另一路差模電流產(chǎn)生電路處于關(guān)斷狀態(tài)，從而實現(xiàn)比較結(jié)果輸出。本發(fā)明結(jié)構(gòu)簡單，功耗極低，系統(tǒng)帶寬大，比較速度快。
【專利說明】—種電流模比較器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種微電子與固體電子【技術(shù)領(lǐng)域】，特別是涉及信號在電流模式下實現(xiàn)比較的比較器。
【背景技術(shù)】
[0002]隨著集成電路工藝的發(fā)展，集成電路工作電壓越來越低，使得能夠處理的信號的擺幅越來越小，電壓模信號處理系統(tǒng)的設(shè)計變得更加復雜和困難，將電壓模信號轉(zhuǎn)化為電流模進行處理，是解決這一難題的有效方法。
[0003]目前，人們已研究開發(fā)出一系列的電流模比較器。例如，BULT.K，and GEELEN.G提出一種采用B類電壓輸出緩沖器構(gòu)成的電流模比較器，B.M.Min and S.ff.Kim和L.Chen, B.Shi and C.Lu分別提出一種電流模比較器，Traff也提出過一種電流模比較器，但是都無法在功耗、速度與精度之間獲得良好的折中，存在功耗大的問題。

【發(fā)明內(nèi)容】

[0004]鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種電流模比較器，用于解決現(xiàn)有技術(shù)中現(xiàn)有的電流模比較器靈敏度、速度與功耗的折中問題。
[0005]為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種電流模比較器，所述電流模比較器用于接收第一路電流和第二路電流，輸出比較結(jié)果電壓信號；所述電流模比較器包括:第一差模電流產(chǎn)生電路，用于接收第一路電流和第二路電流，輸出第一路電流和第二路電流的差值；第二差模電流廣生電路，用于接收第一路電流和第二路電流，輸出第二路電流和第一路電流的差值;AB類輸出級電路，與所述第一差模電流產(chǎn)生電路以及所述第二差模電流產(chǎn)生電路相連，用于使所述第一差模電流產(chǎn)生電路和所述第二差模電流產(chǎn)生電路中的一路差模電流產(chǎn)生電路處于工作狀態(tài)，同時另一路差模電流產(chǎn)生電路處于關(guān)斷狀態(tài)，從而實現(xiàn)比較結(jié)果輸出。
[0006]優(yōu)選地，所述第一差模電流產(chǎn)生電路包括NMOS管MUNMOS管M2、NM0S管M4、NM0S管 M5、NM0S 管 Ml 1、NM0S 管 M12，以及 PMOS 管 PUPMOS 管 P2、PM0S 管 P6、PM0S 管 P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P2的柵極相連，所述PMOS管Pl的源極與所述PMOS管P2的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Mll的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Mll的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P6的柵極相連，所述PMOS管P8的源極與所述PMOS管P6的源極相連；所述PMOS管P6的漏極與所述NMOS管M5的漏極相連，所述NMOS管M5的漏極與所述NMOS管M5的柵極相連，所述NMOS管M5的柵極與所述NMOS管M4的柵極相連，所述NMOS管M5的源極與所述NMOS管M4的源極相連，所述NMOS管M4的漏極與所述PMOS管P2的漏極的連接點為輸出端。
[0007]優(yōu)選地，所述NMOS管Ml、所述NMOS管M2、所述NMOS管Ml 1、所述NMOS管Ml2的寬長比之比為1:1:1:1 ;所述匪05管M4、所述NMOS管M5的寬長比之比為1:1管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的寬長比之比為1:1:1:1。
[0008]優(yōu)選地，所述第二差模電流產(chǎn)生電路包括NMOS管MUNMOS管M2、NM0S管M8、NM0S管 M9、NM0S 管 M11、NM0S 管 M12，以及 PMOS 管 PUPMOS 管 P3、PM0S 管 P7、PM0S 管 P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P3的柵極相連，所述PMOS管Pl的源極與所述PMOS管P3的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Mll的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Mll的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P7的柵極相連，所述PMOS管P8的源極與所述PMOS管P7的源極相連；所述PMOS管P3的漏極與所述NMOS管M8的漏極相連，所述NMOS管M8的漏極與所述NMOS管M8的柵極相連，所述NMOS管M8的柵極與所述NMOS管M9的柵極相連，所述NMOS管M8的源極與所述NMOS管M9的源極相連，所述NMOS管M9的漏極與所述PMOS管P7的漏極的連接點為輸出端。
[0009]優(yōu)選地，所述NMOS管Ml、所述NMOS管M2、所述NMOS管Ml 1、所述NMOS管Ml2的寬長比之比為1:1:1:1 ;所述NMOS管M8、所述NMOS管M9的寬長比之比為1:1 ;所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的寬長比之比為1:1:1:1。
[0010]優(yōu)選地，所述AB類輸出級電路包括NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M10,以及PMOS管P4、PMOS管P5 ;所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M3的漏極相連，所述NMOS管M3的漏極與所述NMOS管M3的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M6的柵極相連，所述NMOS管M6的漏極與所述PMOS管P4的漏極相連，所述PMOS管P4的漏極與所述PMOS管P4的柵極相連，所述PMOS管P4的柵極與所述PMOS管P5的柵極相連，所述PMOS管P4的源極與所述PMOS管P5的源極相連；所述第二差模電流產(chǎn)生電路的輸出端與所述NMOS管MlO的漏極相連，所述NMOS管MlO的漏極與所述NMOS管MlO的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M7的柵極相連，所述NMOS管M7的漏極與所述PMOS管P5的漏極的連接點為輸出端。
[0011]優(yōu)選地，所述PMOS管P4、所述PMOS管P5的寬長比之比為1:1 ;所述NMOS管M3、所述NMOS管MlO、所述NMOS管M6、所述NMOS管M7的寬長比之比為1:1:n:n，其中，η為大于I的任意值。
[0012]如上所述，本發(fā)明的電流模比較器，具有以下有益效果:由于本發(fā)明采用了 AB類輸出，并且無需偏置電流，結(jié)構(gòu)簡單，功耗極低，比較器除輸出節(jié)點外無高阻節(jié)點，系統(tǒng)帶寬大，比較速度快。同時，由于本發(fā)明采用的電路具有很強的對稱性，對工藝變化有很高的魯 棒性。
【專利附圖】

【附圖說明】
[0013]圖1顯示為本發(fā)明一種電流模比較器的系統(tǒng)結(jié)構(gòu)示意圖。
[0014]圖2顯示為本發(fā)明一種電流模比較器的電路原理示意圖A。
[0015]圖3顯示為本發(fā)明一種電流模比較器的電路原理示意圖B。
[0016]圖4顯示為本發(fā)明一種電流模比較器工作時的輸入輸出信號比較示意圖。
[0017]元件標號說明
[0018]I 電流模比較器
[0019]11 第一差模電流產(chǎn)生電路
[0020]12 第二差模電流產(chǎn)生電路
[0021]13 AB類輸出級電路
【具體實施方式】
[0022]以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。
[0023]須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達成的目的下，均應仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關(guān)系的改變或調(diào)整，在無實質(zhì)變更技術(shù)內(nèi)容下，當亦視為本發(fā)明可實施的范疇。
[0024]如圖1所示，本發(fā)明提供一種電流模比較器1，所述電流模比較器I用于接收第一路電流和第二路電流，輸出比較結(jié)果電壓信號。所述電流模比較器I包括:第一差模電流產(chǎn)生電路11，第二差模電流產(chǎn)生電路12，AB類輸出級電路13。其中:
[0025]所述第一差模電流產(chǎn)生電路11用于接收第一路電流和第二路電流，輸出第一路電流和第二路電流的差值。第一差模電流產(chǎn)生電路11的一種實施例如圖2所示，所述第一差模電流產(chǎn)生電路11包括NMOS管Ml、NMOS管M2、NMOS管M4、NMOS管M5、NMOS管Ml 1、NMOS管Ml2，以及PMOS管PU PMOS管P2、PMOS管P6、PMOS管P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P2的柵極相連，所述PMOS管Pl的源極與所述PMOS管P2的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Ml I的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Ml I的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P6的柵極相連，所述PMOS管P8的源極與所述PMOS管P6的源極相連；所述PMOS管P6的漏極與所述NMOS管M5的漏極相連，所述NMOS管M5的漏極與所述NMOS管M5的柵極相連，所述NMOS管M5的柵極與所述NMOS管M4的柵極相連，所述NMOS管M5的源極與所述NMOS管M4的源極相連，所述NMOS管M4的漏極與所述PMOS管P2的漏極的連接點為輸出端。
[0026]具體地，如圖3所示，所述第一差模電流產(chǎn)生電路11的所述NMOS管Ml、所述NMOS管M2、所述NMOS管Ml1、所述NMOS管M12的寬長比之比為1:1:1:1 ;所述寬長比是指一個晶體管的尺寸參數(shù)W (寬)與L (長)的比值。所述NMOS管M4、所述NMOS管M5的寬長比之比為1:1 ;所述PMOS管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的寬長比之比為 1:1:1:1
[0027]所述第二差模電流產(chǎn)生電路12，用于接收第一路電流和第二路電流，輸出第二路電流和第一路電流的差值。第二差模電流產(chǎn)生電路12的一種實施例如圖2所示，所述第二差模電流產(chǎn)生電路12包括NMOS管Ml、NMOS管M2、NMOS管M8、NMOS管M9、NMOS管Ml 1、NMOS管M12，以及PMOS管PU PMOS管P3、PMOS管P7、PMOS管P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P3的柵極相連，所述PMOS管Pl的源極與所述PMOS管P3的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Mll的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Mll的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P7的柵極相連，所述PMOS管P8的源極與所述PMOS管P7的源極相連；所述PMOS管P3的漏極與所述NMOS管M8的漏極相連，所述NMOS管M8的漏極與所述NMOS管M8的柵極相連，所述NMOS管M8的柵極與所述NMOS管M9的柵極相連，所述NMOS管M8的源極與所述NMOS管M9的源極相連，所述NMOS管M9的漏極與所述PMOS管P7的漏極的連接點為輸出端。
[0028]具體地，如圖3所示，所述第二差模電流產(chǎn)生電路12的所述NMOS管Ml、所述NMOS管M2、所述NMOS管Ml1、所述NMOS管M12的寬長比之比為1:1:1:1 ;所述NMOS管M8、所述NMOS管M9的寬長比之比為1:1 ;所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的寬長比之比為1:1:1:1。
[0029]所述AB類輸出級電路13，與所述第一差模電流產(chǎn)生電路11以及所述第二差模電流產(chǎn)生電路12相連，用于使所述第一差模電流產(chǎn)生電路11和所述第二差模電流產(chǎn)生電路12中的一路差模電流產(chǎn)生電路處于工作狀態(tài)，同時另一路差模電流產(chǎn)生電路處于關(guān)斷狀態(tài)，從而實現(xiàn)比較結(jié)果輸出。所述AB類輸出級電路13的一種實施例如圖2所示，所述AB類輸出級電路13包括NMOS管M3、NMOS管M6、NM0S管M7、NM0S管MlO，以及PMOS管P4、PM0S管P5 ;所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M3的漏極相連，所述NMOS管M3的漏極與所述NMOS管M3的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M6的柵極相連，所述NMOS管M6的漏極與所述PMOS管P4的漏極相連，所述PMOS管P4的漏極與所述PMOS管P4的柵極相連，所述PMOS管P4的柵極與所述PMOS管P5的柵極相連，所述PMOS管P4的源極與所述PMOS管P5的源極相連；所述第二差模電流產(chǎn)生電路的輸出端與所述NMOS管MlO的漏極相連，所述NMOS管MlO的漏極與所述NMOS管MlO的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M7的柵極相連，所述NMOS管M7的漏極與所述PMOS管P5的漏極的連接點為輸出端。
[0030]具體地，如圖3所示，所述AB類輸出級電路13的所述PMOS管P4、所述PMOS管P5的寬長比之比為1:1 ;所述NMOS管M3、所述NMOS管MlO、所述NMOS管M6、所述NMOS管M7的寬長比之比為m:m: (m*n): (m*n), S卩1:1:n:n,其中，n為大于I的任意值；可以通過改變所述η值來改變所述電流模比較器I的速度,η可以為大于I的任意值,η值越大，所述電流模比較器I速度越快，傳輸延時越短，但η的實際取值還需要綜合考慮對應的MOS管的柵極寄生電流和電流鏡的匹配性。
[0031]所述電流模比較器I的實現(xiàn)方式為:當Iref>Iin時，所述第一差模電流產(chǎn)生電路11正常工作，第二差模電流產(chǎn)生電路12關(guān)斷狀態(tài)；當IrefXIin時，所述第二差模電流產(chǎn)生電路12正常工作，第一差模電流產(chǎn)生電路11關(guān)斷狀態(tài)；采用AB類輸出級電路，差模電流I產(chǎn)生電路與差模電流2產(chǎn)生電路交替控制，實現(xiàn)比較結(jié)果輸出。
[0032]具體地，如圖2所示，所述電流模比較器I工作時，根據(jù)電流鏡的鏡像關(guān)系，通過Ml的電流Iref鏡像到M2，通過Pl的電流鏡像到Ρ2、Ρ3，同理，Iin經(jīng)Μ12鏡像至Mil、Ρ8鏡像至P7、P6,經(jīng)過M5的電流鏡像到M4，經(jīng)過M8的電流鏡像到M3，則通過M3的電流為Iref-1in,通過MlO的電流為Iin_Iref。當Iref>Iin時,通過M3的電流大于零,而通過MlO的電流為零，M9處于線性工作區(qū)，從而M6導通，M7關(guān)斷，P4、P5導通。故此時，第一差模電流產(chǎn)生電路11工作，第二差模電流產(chǎn)生電路12輸出為低，AB類輸出級電路13的P5管導通，M7管關(guān)斷，比較器輸出為高電平；同理，當IrefXIin時，M7導通，M6、P4、P5關(guān)斷，第二差模電流產(chǎn)生電路12工作，第一差模電流產(chǎn)生電路11輸出為低，AB類輸出級電路13的P5管關(guān)斷，M7管導通，比較器輸出為低電平。
[0033]在實際的工作例中，當Iref=5uA，Iin為O-1OuA線性變化的信號時，所述電流模比較器I的輸入電流Iref、輸入電流Iin與電流模比較器I輸出電壓關(guān)系如圖4所示。
[0034]綜上所述，本發(fā)明一種電流模比較器，采用了 AB類輸出級電路，并且無需偏置電流，結(jié)構(gòu)簡單，功耗極低，比較器除輸出節(jié)點外無高阻節(jié)點，系統(tǒng)帶寬大，比較速度快。同時，由于本發(fā)明采用的電路具有很強的對稱性，對工藝變化有很高的魯棒性。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。
[0035]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種電流模比較器，其特征在于，所述電流模比較器用于接收第一路電流和第二路電流，輸出比較結(jié)果電壓信號；所述電流模比較器至少包括: 第一差模電流產(chǎn)生電路，用于接收第一路電流和第二路電流，輸出第一路電流和第二路電流的差值； 第二差模電流產(chǎn)生電路，用于接收第一路電流和第二路電流，輸出第二路電流和第一路電流的差值； AB類輸出級電路，與所述第一差模電流產(chǎn)生電路以及所述第二差模電流產(chǎn)生電路相連，用于使所述第一差模電流產(chǎn)生電路和所述第二差模電流產(chǎn)生電路中的一路差模電流產(chǎn)生電路處于工作狀態(tài)，同時另一路差模電流產(chǎn)生電路處于關(guān)斷狀態(tài)，從而實現(xiàn)比較結(jié)果輸出。
2.根據(jù)權(quán)利要求1所述的電流模比較器，其特征在于:所述第一差模電流產(chǎn)生電路包括 NMOS 管 Ml、NMOS 管 M2、NMOS 管 M4、NMOS 管 M5、NMOS 管 Mil、NMOS 管 M12，以及 PMOS 管PUPMOS管P2、PM0S管P6、PM0S管P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P2的柵極相連，所述PMOS管Pl的源極與所述PMOS管P2的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Mll的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Mll的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P6的柵極相連，所述PMOS管P8的源極與所述PMOS管P6的源極相連；所述PMOS管P6的漏極與所述NMOS管M5的漏極相連，所述NMOS管M5的漏極與所述NMOS管M5的柵極相連，所述NMOS管M5的柵極與所述NMOS管M4的柵極相連，所述NMOS管M5的源極與所述NMOS管M4的源極相連，所述NMOS管M4的漏極與所述PMOS管P2的漏極的連接點為輸出端。
3.根據(jù)權(quán)利要求2所述的電流模比較器，其特征在于:所述NMOS管Ml、所述NMOS管M2、所述NMOS管Mil、所述NMOS管M12的寬長比之比為1:1:1:1 ;所述NMOS管M4、所述NMOS管M5的寬長比之比為1:1 Jy^iiPMOS管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的寬長比之比為1:1:1:1。
4.根據(jù)權(quán)利要求1所述的電流模比較器，其特征在于:所述第二差模電流產(chǎn)生電路包括 NMOS 管 Ml、NMOS 管 M2、NMOS 管 M8、NMOS 管 M9、NMOS 管 Mil、NMOS 管 M12，以及 PMOS 管PUPMOS管P3、PM0S管P7、PM0S管P8 ;其中，所述第一電流輸入到所述NMOS管Ml的漏極，所述NMOS管Ml的漏極與所述NMOS管Ml的柵極相連，所述NMOS管Ml的柵極與所述NMOS管M2的柵極相連，所述NMOS管Ml的源極與所述NMOS管M2的源極相連，所述NMOS管Ml的漏極與所述PMOS管Pl的漏極相連，所述PMOS管Pl的漏極和所述PMOS管Pl的柵極相連，所述PMOS管Pl的柵極與所述PMOS管P3的柵極相連，所述PMOS管Pl的源極與所述PMOS管P3的源極相連；所述第二電流輸入到所述NMOS管M12的漏極，所述NMOS管M12的漏極與所述NMOS管M12的柵極相連，所述NMOS管M12的柵極與所述NMOS管Mll的柵極相連，所述NMOS管M12的源極與所述NMOS管Mll的源極相連，所述NMOS管Mll的漏極與所述PMOS管P8的漏極相連，所述PMOS管P8的漏極和所述PMOS管P8的柵極相連，所述PMOS管P8的柵極與所述PMOS管P7的柵極相連，所述PMOS管P8的源極與所述PMOS管P7的源極相連；所述PMOS管P3的漏極與所述NMOS管M8的漏極相連，所述NMOS管M8的漏極與所述NMOS管M8的柵極相連，所述NMOS管M8的柵極與所述NMOS管M9的柵極相連，所述NMOS管M8的源極與所述NMOS管M9的源極相連，所述NMOS管M9的漏極與所述PMOS管P7的漏極的連接點為輸出端。
5.根據(jù)權(quán)利要求4所述的電流模比較器，其特征在于:所述NMOS管Ml、所述NMOS管M2、所述NMOS管Mil、所述NMOS管M12的寬長比之比為1:1:1:1 ;所述NMOS管M8、所述NMOS管M9的寬長比之比為1:1 ;所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的寬長比之比為1:1:1:1。
6.根據(jù)權(quán)利要求1所述的電流模比較器，其特征在于:所述AB類輸出級電路包括NMOS管M3、NM0S管M6、NM0S管M7、NM0S管M10，以及PMOS管P4、PM0S管P5 ;所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M3的漏極相連，所述NMOS管M3的漏極與所述NMOS管M3的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M6的柵極相連，所述NMOS管M6的漏極與所述PMOS管P4的漏極相連，所述PMOS管P4的漏極與所述PMOS管P4的柵極相連，所述PMOS管P4的柵極與所述PMOS管P5的柵極相連，所述PMOS管P4的源極與所述PMOS管P5的源極相連；所述第二差模電流產(chǎn)生電路的輸出端與所述NMOS管MlO的漏極相連，所述NMOS管MlO的漏極與所述NMOS管MlO的柵極相連，所述第一差模電流產(chǎn)生電路的輸出端與所述NMOS管M7的柵極相連，所述NMOS管M7的漏極與所述PMOS管P5的漏極的連接點為輸出端。
7.根據(jù)權(quán)利要求6所述的電流模比較器，其特征在于:所述PMOS管P4、所述PMOS管P5的寬長比之比為1:1 ;所述NMOS管M3、所述NMOS管M10、所述NMOS管M6、所述NMOS管M7的寬長比之比為1:1:n:n，其中，η為大于I的任意值。
【文檔編號】H03K5/22GK103618525SQ201310656921
【公開日】2014年3月5日 申請日期:2013年12月6日 優(yōu)先權(quán)日:2013年12月6日
【發(fā)明者】張正民, 李建朋, 董春雷, 寧振球, 金星, 秦英安, 俞躍輝 申請人:中國科學院上海微系統(tǒng)與信息技術(shù)研究所