專(zhuān)利名稱(chēng)：多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置。
背景技術(shù)：
隨著雷達(dá)、航天、通信等技術(shù)的發(fā)展，實(shí)時(shí)數(shù)據(jù)的需求量越來(lái)越大，所以研究高性能的信號(hào)轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置很有必要。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是提供一種結(jié)構(gòu)簡(jiǎn)單、能夠?qū)δM信號(hào)高速轉(zhuǎn)換與輸出的多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置。為了解決上述問(wèn)題，本實(shí)用新型提供了一種多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置，包括:多路模數(shù)轉(zhuǎn)換器(ADC)，信號(hào)接收端與模數(shù)轉(zhuǎn)換器的信號(hào)輸出端相連的FPGA控制器，與FPGA控制器的信號(hào)輸出端相連的多路光纖收發(fā)器、通信接口、可編程時(shí)鐘芯片。所述模數(shù)轉(zhuǎn)換器包括:用于采用模擬輸入信號(hào)的采樣保持放大器。所述FPGA控制器包括用于輸入、輸出數(shù)字信號(hào)的串行收發(fā)器，并行數(shù)據(jù)在FPGA控制器內(nèi)部通過(guò)串行收發(fā)器轉(zhuǎn)換為高速串行的差分?jǐn)?shù)據(jù)，再經(jīng)光纖收發(fā)器轉(zhuǎn)化為光信號(hào)，然后在光纖中進(jìn)行傳輸。所述串行收發(fā)器可以在600Mb/s-3.125Gb/s之間的任意串行速率工作，包括:物理媒介適配層(PMA)和物理編碼子層(PCS)，其中，物理媒介適配層包括:串并轉(zhuǎn)換器、與該串并轉(zhuǎn)換器的輸出端相連的發(fā)送接收緩沖器、與該發(fā)送接收緩沖器的時(shí)鐘信號(hào)輸入端相連的時(shí)鐘發(fā)生器、與該時(shí)鐘發(fā)生器相連的時(shí)鐘恢復(fù)電路；物理編碼子層包括:編碼/解碼器和與該編碼/解碼器相連的彈性緩沖器。所述時(shí)鐘芯片主要通過(guò)串行發(fā)生器使所有的控制信號(hào)與該時(shí)鐘芯片同步，以控制采樣的頻率。本實(shí)用新型相對(duì)于現(xiàn)有技術(shù)具有積極的效果:本實(shí)用新型的多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置結(jié)構(gòu)簡(jiǎn)單，并行數(shù)據(jù)在FPGA控制器內(nèi)部通過(guò)串行收發(fā)器轉(zhuǎn)換為高速串行的差分?jǐn)?shù)據(jù)，再經(jīng)光纖收發(fā)器轉(zhuǎn)化為光信號(hào)，然后在光纖中進(jìn)行傳輸，使模擬信號(hào)高速轉(zhuǎn)換與輸出。

為了使本發(fā)明的內(nèi)容更容易被清楚的理解，下面根據(jù)的具體實(shí)施例并結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明，其中圖1為本實(shí)用新型的多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置的結(jié)構(gòu)示意圖。
具體實(shí)施方式
見(jiàn)圖1，本實(shí)施例的多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置，包括:第一、第二、第三、第四、第五路模數(shù)轉(zhuǎn)換器(ADC)，信號(hào)接收端與模數(shù)轉(zhuǎn)換器的信號(hào)輸出端相連的FPGA控制器，與FPGA控制器的信號(hào)輸出端相連的第一、第二、第三路光纖收發(fā)器、通信接口、可編程時(shí)鐘芯片Si5338。所述模數(shù)轉(zhuǎn)換器采用Analog Devices的14Bit，65MSPS ADC轉(zhuǎn)換器AD9244。其模擬輸入帶寬為750MHz，具有高性能的采樣保持放大器，片上參考電壓；AD9244內(nèi)部使用多級(jí)差分結(jié)構(gòu)，和自動(dòng)糾錯(cuò)邏輯，保證在65MSPS的輸入數(shù)據(jù)速率下14bit采樣精度；片上有一位溢出指示(OTR)，可以用來(lái)指示信號(hào)溢出，將這一位信號(hào)和14位信號(hào)中的最高位組合可用來(lái)判讀輸入信號(hào)是上溢出還是下溢出。所述FPGA控制器包括用于輸入、輸出數(shù)字信號(hào)的串行收發(fā)器，并行數(shù)據(jù)在FPGA控制器內(nèi)部通過(guò)串行收發(fā)器轉(zhuǎn)換為高速串行的差分?jǐn)?shù)據(jù)，再經(jīng)光纖收發(fā)器轉(zhuǎn)化為光信號(hào)，然后在光纖中進(jìn)行傳輸。所述串行收發(fā)器采用Xilinx Virtex2 Pro系列，該系列的每通道串行收發(fā)器可以在600Mb/s-3.125Gb/s之間的任意串行速率工作，包括:物理媒介適配層(PMA)和物理編碼子層(PCS)，其中，物理媒介適配層包括:串并轉(zhuǎn)換器、與該串并轉(zhuǎn)換器的輸出端相連的發(fā)送接收緩沖器、與該發(fā)送接收緩沖器的時(shí)鐘信號(hào)輸入端相連的時(shí)鐘發(fā)生器、與該時(shí)鐘發(fā)生器相連的時(shí)鐘恢復(fù)電路；物理編碼子層包括:編碼/解碼器和與該編碼/解碼器相連的彈性緩沖器。所述時(shí)鐘芯片Si5338主要通過(guò)串行發(fā)生器使所有的控制信號(hào)與該時(shí)鐘芯片同步，以控制采樣的頻率。顯然，上述實(shí)施例僅僅是為清楚地說(shuō)明本發(fā)明所作的舉例，而并非是對(duì)本發(fā)明的實(shí)施方式的限定。對(duì)于所屬領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在上述說(shuō)明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)。這里無(wú)需也無(wú)法對(duì)所有的實(shí)施方式予以窮舉。而這些屬于本發(fā)明的精神所引伸出的顯而易見(jiàn)的變化或變動(dòng)仍處于本發(fā)明的保護(hù)范圍之中。
權(quán)利要求1.一種多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置，其特征在于包括:多路模數(shù)轉(zhuǎn)換器，信號(hào)接收端與模數(shù)轉(zhuǎn)換器的信號(hào)輸出端相連的FPGA控制器，與FPGA控制器的信號(hào)輸出端相連的多路光纖收發(fā)器、通信接口、可編程時(shí)鐘芯片； 所述模數(shù)轉(zhuǎn)換器包括:用于采用模擬輸入信號(hào)的采樣保持放大器； 所述FPGA控制器包括用于輸入、輸出數(shù)字信號(hào)的串行收發(fā)器。
2.根據(jù)權(quán)利要求1所述的一種多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置，其特征在于:所述串行收發(fā)器包括:物理媒介適配層和物理編碼子層，其中，物理媒介適配層包括:串并轉(zhuǎn)換器、與該串并轉(zhuǎn)換器的輸出端相連的發(fā)送接收緩沖器、與該發(fā)送接收緩沖器的時(shí)鐘信號(hào)輸入端相連的時(shí)鐘發(fā)生器、與該時(shí)鐘發(fā)生器相連的時(shí)鐘恢復(fù)電路；物理編碼子層包括:編碼/解碼器和與該編碼/解碼器相連的彈性緩沖器。
專(zhuān)利摘要本實(shí)用新型涉及一種多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置，包括多路模數(shù)轉(zhuǎn)換器，信號(hào)接收端與模數(shù)轉(zhuǎn)換器的信號(hào)輸出端相連的FPGA控制器，與FPGA控制器的信號(hào)輸出端相連的多路光纖收發(fā)器、通信接口、可編程時(shí)鐘芯片。本多路模擬信號(hào)高速轉(zhuǎn)換與輸出驅(qū)動(dòng)裝置結(jié)構(gòu)簡(jiǎn)單，并行數(shù)據(jù)在FPGA控制器內(nèi)部通過(guò)串行收發(fā)器轉(zhuǎn)換為高速串行的差分?jǐn)?shù)據(jù)，再經(jīng)光纖收發(fā)器轉(zhuǎn)化為光信號(hào)，然后在光纖中進(jìn)行傳輸，使模擬信號(hào)高速轉(zhuǎn)換與輸出。
文檔編號(hào)H03K19/0175GK203039665SQ20132005236
公開(kāi)日2013年7月3日 申請(qǐng)日期2013年1月30日 優(yōu)先權(quán)日2013年1月30日
發(fā)明者王逢州, 薛冰蓮, 陳彬, 黃小林, 雷四華, 章微微 申請(qǐng)人:徐州工程學(xué)院