一種用于鎖相環(huán)電路的鎖定檢測電路的制作方法
【專利摘要】一種用于鎖相環(huán)電路的鎖定檢測電路，包含相位檢測電路和鎖定檢測電路，其中，所述相位檢測電路包含至少兩個觸發(fā)器，第一觸發(fā)器、第二觸發(fā)器的Q端分別產(chǎn)生QU、QD信號；所述鎖定檢測電路包含與門電路、或門電路、異或門電路、至少兩個延遲電路、至少兩個觸發(fā)器，并接收QU、QD信號。當PLL電路從開始工作到頻率鎖定的過程中，所述鎖定檢測電路的輸出狀態(tài)信號LOCKDET為低；當PLL的輸出信號頻率穩(wěn)定的時候，鎖定檢測電路的輸出狀態(tài)信號LOCKDET為高。在鎖定過程中沒有誤操作，沒有多次輸出鎖定檢測信號。
【專利說明】—種用于鎖相環(huán)電路的鎖定檢測電路
【技術領域】
[0001]本發(fā)明涉及一種CMOS集成電路設計領域，尤其涉及一種鎖相環(huán)電路的頻率鎖定檢測電路。
【背景技術】
[0002]鎖相環(huán)電路(PLL，Phase Lock Loop)已經(jīng)成為現(xiàn)代電子系統(tǒng)中的基本構件之一。它們被廣泛地用在通信、多媒體以及其他應用中。鎖相環(huán)電路的應用包括頻率合成器、FM解調(diào)器、時鐘恢復電路、調(diào)制解調(diào)器以及音頻譯碼器等。
[0003]圖1所示的為傳統(tǒng)的鎖相環(huán)電路。其包括:鑒相器(PFD)、電荷泵、環(huán)路濾波器、壓控振蕩器(VCO)以及分頻器。鑒相器基于基準信號SIN和反饋信號SFEED之間的相位差生成上信號SUP和下信號SDN。電荷泵根據(jù)上信號SUP和下信號SDN的狀態(tài)生成電平彼此不同的輸出信號。在環(huán)路濾波器中過濾電荷泵的輸出信號的高頻分量之后將該信號提供給壓控振蕩器的一個輸入端。壓控振蕩器根據(jù)電壓VCOI的DC電平生成具有不同頻率的高頻信號。分頻器基于高頻VCO輸出信號生成低頻反饋信號SFEED。反饋信號SPEED用作鑒相器的輸入。當基準信號SIN和反饋信號SFEED的相位差和頻率差接近零時，鎖相環(huán)電路處于鎖定狀態(tài)。
[0004]為了檢測鎖相環(huán)電路的鎖定狀態(tài)，需要專門的鎖定檢測或指示電路，來確定鎖相環(huán)電路的鎖定狀態(tài)。
[0005]圖2所示的為一種傳統(tǒng)的鎖定檢測電路。該種鎖定檢測電路是利用PLL_UP和PLL_DN信號在鎖相環(huán)鎖定時的寬度相同的重疊窄脈沖來產(chǎn)生一個鎖定信號，通知系統(tǒng)鎖相環(huán)的頻率輸出已經(jīng)進入鎖定狀態(tài)，能夠輸出穩(wěn)定的時鐘信號。當鎖相環(huán)失鎖時，PLL_UP和PLL_DN信號的高電平寬度相差較大，異或電路XOR的輸出主要為高電平，中間電容C通過反相器放電。一旦電路進入鎖定狀態(tài)，PLL_UP和PLL_DN相互重疊，XOR的輸出為低電平，反相器對電容C充電，最終達到施密特觸發(fā)器的上限閾值，PLL_L0CK輸出為高，表明電路已經(jīng)鎖定，PLL為正常工作狀態(tài)。如CN101621297A、CN101159433A等都是通過PLL_UP和PLL_DN信號來進行檢測的鎖定檢測電路。
[0006]但是傳統(tǒng)的鎖定檢測電路參數(shù)調(diào)整困難，檢測精度不高。在PLL鎖定過程中，常常會出現(xiàn)誤判斷的情況，造成多次輸出鎖定信號。因此，需要一種容易實現(xiàn)，判斷準確的鎖定檢測電路。

【發(fā)明內(nèi)容】

[0007]針對上述技術問題，本發(fā)明提供了了一種用于頻率鎖相環(huán)電路的新型鎖定檢測電路。
[0008]本發(fā)明通過以下技術方案得以實現(xiàn):
[0009]一種用于鎖相環(huán)電路的鎖定檢測電路，包含相位檢測電路和鎖定檢測電路，
[0010]其中，所述相位檢測電路包含第一、第二觸發(fā)器；[0011]所述第一觸發(fā)器、第二觸發(fā)器的D端分別接有電源，Q端分別產(chǎn)生QU、QD信號，第一觸發(fā)器的CKL端接收CLKREF信號，第二觸發(fā)器的CKL端接收CLKFB信號；
[0012]所述鎖定檢測電路包含與門電路、或門電路、異或門電路、至少兩個延遲電路、至少兩個觸發(fā)器；
[0013]所述或門電路的輸入端連接所述第一觸發(fā)器、第二觸發(fā)器的Q端，所述或門電路的輸出端連接第一延遲電路，所述與門電路的輸入端連接所述第一觸發(fā)器、第二觸發(fā)器的Q端，所述與門電路的輸出端連接第三觸發(fā)器的CLK端，所述第三觸發(fā)器的Q端分別連接第四觸發(fā)器的D端和第二延遲電路的輸入端，所述第二延遲電路的輸出端連接所述異或門電路的一端，所述異或門電路的另一端連接所述第四觸發(fā)器的CLK端，所述第四觸發(fā)器的Q端輸出信號給L0CKDET。
[0014]作為本發(fā)明的一個優(yōu)選實施例，所述相位檢測電路還包含反相器，所述反相器分別連接所述第一、第二觸發(fā)器的Q端。
[0015]優(yōu)選地，所述反相器的數(shù)目為2個以上。
[0016]作為本發(fā)明的一個優(yōu)選實施例，所述相位檢測電路還包含至少兩個與非電路，所述與非電路的輸入端分別連接所述第一、第二觸發(fā)器的Q端，輸出端連接到所述第一、第二觸發(fā)器的R端。
[0017]作為本發(fā)明的一個優(yōu)選實施例，所述鎖定檢測電路還包括分頻器，所述分頻器分別連接所述第二延遲電路和第一觸發(fā)器的CLK端。
[0018]優(yōu)選地，所述分頻器可以采用同步時鐘分頻分頻器或者異步時鐘分頻分頻器。
[0019]作為本發(fā)明的一個優(yōu)選實施例，所述鎖定檢測電路還包括反相器，所述反相器位于第四觸發(fā)器的Q端，并輸出信號給L0CKDET。
[0020]作為本發(fā)明的一個優(yōu)選實施例，所述第二延遲電路為一多級觸發(fā)器電路，所述多級觸發(fā)器電路至少包含兩級觸發(fā)器，首端觸發(fā)器的D端連接第三觸發(fā)器的Q端，CLK端連接第一觸發(fā)器的Q端，次末端、末端觸發(fā)器的Q端連接異或門電路的輸入端。
[0021]作為本發(fā)明的一個優(yōu)選實施例，所述觸發(fā)器為D形觸發(fā)器。
[0022]本發(fā)明的有益效果為:當PLL電路從開始工作到頻率鎖定的過程中，所述鎖定檢測電路的輸出狀態(tài)信號L0CKDET為低；當PLL的輸出信號頻率穩(wěn)定的時候，鎖定檢測電路的輸出狀態(tài)信號L0CKDET為高。在鎖定過程中沒有誤操作，沒有多次輸出鎖定檢測信號。
【專利附圖】

【附圖說明】
[0023]圖1所示的為傳統(tǒng)的鎖相環(huán)電路。
[0024]圖2所示的為一種常見的鎖定檢測電路。
[0025]圖3所示的為本發(fā)明所述檢測電路的一個實施例的鎖定檢測電路。
[0026]圖4所示的為本發(fā)明所述PLL鎖定檢測電路的輸出波形。
[0027]圖5所示的為本發(fā)明所述檢測電路一個優(yōu)選實施例的鎖定檢測電路。
[0028]圖6所示的為圖5所述的鎖定檢測電路在鎖定信號工作過程的仿真。
[0029]圖7所示的為圖5所述的鎖定檢測電路的仿真輸出。
【具體實施方式】[0030]本發(fā)明所述鎖定檢測電路是利用QU和QD信號在鎖相環(huán)鎖定時的寬度相同的重疊窄脈沖來產(chǎn)生一個鎖定信號，通知系統(tǒng)鎖相環(huán)的頻率輸出已經(jīng)進入鎖定狀態(tài)，能夠輸出穩(wěn)定的時鐘信號。當鎖相環(huán)失鎖時，QU和QD信號的高電平寬度相差較大，鎖定檢測電路的輸出的L0CKDET為低電平。一旦電路進入鎖定狀態(tài)，QP和QD相互重疊，鎖定檢測電路的輸出L0CKDET為高電平，表明電路以及鎖定，PLL輸出頻率滿足設定要求。本發(fā)明所述的鎖定檢測電路如圖3所示。
[0031]圖3中所示上部電路為一相位檢測電路1，包含第一觸發(fā)器10、第二觸發(fā)器II，六個反相器14、15、16、17、18、19，與非電路12、13。其中，第一觸發(fā)器10、第二觸發(fā)器Il的D端分別接有電源，第一觸發(fā)器10、第二觸發(fā)器Il的CKL端分別接收CLKREF信號，和CLKFB信號，12、13各自兩個輸入端連接分別連接10、Il的Q端，輸出端分別連接10、Il的R端；
[0032]輸入為參考頻率CLKREF和壓控振蕩器VCO經(jīng)過分頻后的反饋信號CLKFB，經(jīng)過10、Il的Q端分別產(chǎn)生QU、QD信號，并各自經(jīng)過反相器16與17、18與19產(chǎn)生的輸出信號PDU和PDD用于控制電荷泵中的MOS開關。
[0033]圖3中所示下部電路是鎖定檢測電路2，該電路檢測QU和QD信號的脈沖寬度的差值；
[0034]所述鎖定檢測電路包含與門電路112、或門電路111、異或門電路118、第一延遲電路113、包含多級觸發(fā)器115、116、117的第二延遲電路、第三觸發(fā)器114、第三觸發(fā)器119、反相器120 ；
[0035]或門電路Ill的輸入端連接第一觸發(fā)器10、第二觸發(fā)器Il的Q端，或門電路Ill的輸出端連接第一延遲電路113，與門電路112的輸入端連接第一觸發(fā)器10、第二觸發(fā)器Il的Q端，與門電路112的輸出端連接第三觸發(fā)器114的CLK端，第三觸發(fā)器119的Q端分別連接第四觸發(fā)器119的D端和第二延遲電路的輸入端，第二延遲電路的輸出端連接異或門電路118的一端，異或門電路118的另一端連接第四觸發(fā)器119的CLK端，第四觸發(fā)器119的Q端連接反相器120的一端，并輸出信號給L0CKDET。
[0036]其中，第一延遲電路是完成信號的延遲。QU和QD的或邏輯輸出信號，經(jīng)過延遲后，在QU和QD信號的與邏輯輸出的上升沿，通過觸發(fā)器114進行鎖存。如果QU和QD的信號寬度的差值大于第一延遲電路113的延遲，則觸發(fā)器114的輸出為高，反之，如果QU和QD的信號寬度的差值小于第一延遲電路113所設定的延遲，則114觸發(fā)器的輸出為低。114的輸出信號進過115、116、117等觸發(fā)器延遲后，由異或門118產(chǎn)生觸發(fā)器119的時鐘鎖存信號。如果，在異或門118的輸出的上升沿，114的輸出仍然保持為低，則觸發(fā)器119的輸出為低，最終L0CKDET的輸出為高，表明此時PLL的輸出頻率已經(jīng)鎖定。
[0037]電路中分頻器IlO起到延遲的作用，避免在PLL鎖定的過程中，產(chǎn)生誤動作。延遲電路113可以使用模擬或者數(shù)字方式實現(xiàn)，完成延遲時間的設定。
[0038]圖4為本發(fā)明所述鎖定檢測電路的工作波形，可以看出，從PLL電路開始工作到頻率鎖定的過程中，鎖定檢測電路的輸出狀態(tài)信號L0CKDET為低。當PLL的輸出信號頻率穩(wěn)定的時候，鎖定檢測電路的輸出狀態(tài)信號L0CKDET為高。在鎖定過程中沒有誤操作，沒有多次輸出鎖定檢測信號。
[0039]如圖5所示為本發(fā)明所述PLL鎖定檢測電路的一個更優(yōu)選實施例，其中，所述觸發(fā)器均采用了 D觸發(fā)器，所述分頻器采用了異步16倍分頻的分頻器，所述第一延遲電路采用了多級數(shù)字反相器電路構成。
[0040]如圖6所示的，當PFDREF和PFDFBK信號頻率一致時，鎖定檢測電路中L0CKDET的輸出為高電平，如0.25-0.35 μ m之間的電平，否則，其輸出結果為低電平。
[0041]如圖7所示的，在PLL正常工作的鎖定過程中，PLL_0UT的輸出頻率達到1.3GHz的目標值時，所述PLL鎖定檢測電路輸出為高電平，表明當前的信號頻率以及鎖定狀態(tài)。
[0042]以上對本發(fā)明的具體實施例進行了詳細描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實施例。對于本領域技術人員而言，任何對本發(fā)明進行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應涵蓋在本發(fā)明的范圍內(nèi)。
【權利要求】
1.一種用于鎖相環(huán)電路的鎖定檢測電路，其特征在于，包含相位檢測電路和鎖定檢測電路， 所述相位檢測電路包含第一、第二觸發(fā)器； 所述第一觸發(fā)器、第二觸發(fā)器的D端分別接有電源，Q端分別產(chǎn)生QU、QD信號，第一觸發(fā)器的CKL端接收CLKREF信號，第二觸發(fā)器的CKL端接收CLKFB信號； 所述鎖定檢測電路包含與門電路、或門電路、異或門電路、至少兩個延遲電路、至少兩個觸發(fā)器； 所述或門電路的輸入端連接所述第一觸發(fā)器、第二觸發(fā)器的Q端，所述或門電路的輸出端連接第一延遲電路，所述與門電路的輸入端連接所述第一觸發(fā)器、第二觸發(fā)器的Q端，所述與門電路的輸出端連接第三觸發(fā)器的CLK端，所述第三觸發(fā)器的Q端分別連接第四觸發(fā)器的D端和第二延遲電路的輸入端，所述第二延遲電路的輸出端連接所述異或門電路的一端，所述異或門電路的另一端連接所述第四觸發(fā)器的CLK端，所述第四觸發(fā)器的Q端輸出信號給LOCKDET。
2.如權利要求1所述的鎖定檢測電路，其特征在于，所述相位檢測電路還包含至少2個反相器，所述反相器分別連接所述第一、第二觸發(fā)器的Q端。
3.如權利要求2所述的鎖定檢測電路，其特征在于，所述相位檢測電路中的反相器的數(shù)目為4個以上。
4.如權利要求1所述的鎖定檢測電路，其特征在于，所述相位檢測電路還包含至少兩個與非電路，所述與非電路的輸入端分別連接所述第一、第二觸發(fā)器的Q端，輸出端連接到所述第一、第二觸發(fā)器的R端。
5.如權利要求1所述的鎖定檢測電路，其特征在于，所述鎖定檢測電路還包括分頻器，所述分頻器分別連接所述第二延遲電路和第一觸發(fā)器的CLK端。
6.如權利要求5所述的鎖定檢測電路，其特征在于，所述分頻器可以采用同步時鐘分頻分頻器或異步時鐘分頻分頻器。
7.如權利要求1所述的鎖定檢測電路，其特征在于，所述鎖定檢測電路還包括反相器，所述反相器位于第四觸發(fā)器的Q端，并輸出信號給L0CKDET。
8.如權利要求1所述的鎖定檢測電路，其特征在于，所述第二延遲電路為一多級觸發(fā)器電路，所述多級觸發(fā)器電路至少包含兩級觸發(fā)器，首端觸發(fā)器的D端連接第三觸發(fā)器的Q端，CLK端連接第一觸發(fā)器的Q端,次末端、末端觸發(fā)器的Q端連接異或門電路的輸入端。
9.如權利要求1所述的鎖定檢測電路，其特征在于，所述觸發(fā)器為D形觸發(fā)器。
【文檔編號】H03L7/08GK103888131SQ201410106552
【公開日】2014年6月25日 申請日期:2014年3月20日 優(yōu)先權日:2014年3月20日
【發(fā)明者】蔡俊, 張寧, 王本艷 申請人:上海華力微電子有限公司