高速時(shí)鐘占空比檢測(cè)系統(tǒng)的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其包括第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路，第一檢測(cè)環(huán)路包括第一采樣器、第一多相位時(shí)鐘發(fā)生器及數(shù)字邏輯電路，第一多相位時(shí)鐘發(fā)生器根據(jù)待測(cè)高速時(shí)鐘產(chǎn)生n相時(shí)鐘脈沖，第一采樣器根據(jù)n相時(shí)鐘脈沖對(duì)待測(cè)高速時(shí)鐘進(jìn)行采樣，數(shù)字邏輯電路計(jì)數(shù)輸入的第一高速時(shí)鐘信號(hào)的占空比；第二檢測(cè)環(huán)路連接于第一多相位時(shí)鐘發(fā)生器與數(shù)據(jù)邏輯電路之間，其根據(jù)第一多相位時(shí)鐘發(fā)生器輸出的一對(duì)相鄰時(shí)鐘而產(chǎn)生m相時(shí)鐘脈沖，并在m相時(shí)鐘脈沖下對(duì)待測(cè)高速時(shí)鐘進(jìn)行采樣，數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比。本發(fā)明的占空比檢測(cè)系統(tǒng)可快速地檢測(cè)待測(cè)高速時(shí)鐘的占空比，檢測(cè)結(jié)果準(zhǔn)確、精度高，且所占版圖面積小，功耗低，適用范圍廣。
【專(zhuān)利說(shuō)明】高速時(shí)鐘占空比檢測(cè)系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，更具體地涉及一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)。

【背景技術(shù)】
[0002]高速集成電路設(shè)計(jì)對(duì)時(shí)鐘信號(hào)的質(zhì)量越來(lái)越高。時(shí)鐘信號(hào)質(zhì)量除了傳統(tǒng)的時(shí)鐘抖動(dòng)外，時(shí)鐘占空比越來(lái)越成為影響聞速集成電路性能的關(guān)鍵因素。所以對(duì)聞速時(shí)鐘的占空比進(jìn)行實(shí)時(shí)檢測(cè)是非常重要的。
[0003]但是，目前在集成電路中檢測(cè)高速時(shí)鐘的占空比的方式是在芯片外圍引入一個(gè)高速時(shí)鐘，對(duì)待測(cè)高速時(shí)鐘進(jìn)行多次采樣，但外圍多引入的高速時(shí)鐘一般為待測(cè)高速時(shí)鐘頻率的兩倍或更多，由于芯片封裝、測(cè)試設(shè)備等諸多因素的影響，易造成引入的高速時(shí)鐘的占空比、頻率的變化，因而使得檢測(cè)得到的占空比結(jié)果不精確。
[0004]因此，有必要提供一種改進(jìn)的高速時(shí)鐘占空比檢測(cè)系統(tǒng)來(lái)克服上述缺陷。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是提供一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)，本發(fā)明的占空比檢測(cè)系統(tǒng)可快速地檢測(cè)待測(cè)高速時(shí)鐘的占空比，而且檢測(cè)結(jié)果準(zhǔn)確、精度高，本發(fā)明的檢測(cè)系統(tǒng)所占版圖面積小，功耗低，適用范圍廣。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明提供一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其包括第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路，所述第一檢測(cè)環(huán)路包括第一采樣器、第一多相位時(shí)鐘發(fā)生器及數(shù)字邏輯電路，所述第一多相位時(shí)鐘發(fā)生器根據(jù)待測(cè)高速時(shí)鐘產(chǎn)生η相時(shí)鐘脈沖，并將產(chǎn)生的η相時(shí)鐘脈沖輸入至所述第一采樣器，η為大于或等于3的自然數(shù)，所述第一采樣器根據(jù)接收的η相時(shí)鐘脈沖對(duì)輸入的待測(cè)高速時(shí)鐘進(jìn)行采樣，所述第一采樣器將采樣后的第一高速時(shí)鐘信號(hào)輸入所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第一高速時(shí)鐘信號(hào)的占空比并輸出第一計(jì)數(shù)結(jié)果；所述第二檢測(cè)環(huán)路連接于所述第一多相位時(shí)鐘發(fā)生器與所述數(shù)據(jù)邏輯電路之間，所述第二檢測(cè)環(huán)路根據(jù)所述第一多相位時(shí)鐘發(fā)生器輸出的一對(duì)上升沿/下降沿發(fā)生變化的相鄰時(shí)鐘而產(chǎn)生m相時(shí)鐘脈沖，m為大于或等于3的自然數(shù)，并在所述m相時(shí)鐘脈沖下對(duì)所述待測(cè)高速時(shí)鐘進(jìn)行采樣，且將采樣后的第二高速時(shí)鐘信號(hào)輸入至所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比并輸出第二計(jì)數(shù)結(jié)果。
[0007]較佳地，所述第二檢測(cè)環(huán)路包括邊沿邏輯判斷電路、時(shí)鐘選擇器、第二多相位時(shí)鐘發(fā)生器及第二采樣器，所述邊沿邏輯判斷電路判斷所述第一采樣器輸出的第一高速時(shí)鐘信號(hào)的上升沿/下降沿變化，所述時(shí)鐘選擇器根據(jù)所述邊沿邏輯判斷電路的判斷結(jié)果在所述第一多相位時(shí)鐘發(fā)生器輸出的η相時(shí)鐘脈沖中選擇上升沿/下降沿發(fā)生變化的相鄰兩相時(shí)鐘，并將該兩相時(shí)鐘輸入至所述第二多相位時(shí)鐘發(fā)生器，所述第二多相位時(shí)鐘發(fā)生器在該相鄰兩相時(shí)鐘的相位之間產(chǎn)生m相時(shí)鐘脈沖，所述第二采樣器根據(jù)接收的m相時(shí)鐘脈沖對(duì)輸入的待測(cè)高速時(shí)鐘進(jìn)行采樣，且將采樣后的第二高速時(shí)鐘信號(hào)輸入至所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比并輸出第二計(jì)數(shù)結(jié)果。
[0008]較佳地，所述m相時(shí)鐘脈沖包括所述時(shí)鐘選擇器輸出的相鄰兩相時(shí)鐘脈沖，且所述m相時(shí)鐘脈沖的第一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖中相位靠前的一相時(shí)鐘脈沖，所述m相時(shí)鐘脈沖的最后一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖中相位靠后的一相時(shí)鐘脈沖。
[0009]較佳地，所述第一采樣器在所述待測(cè)高速時(shí)鐘的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述待測(cè)高速時(shí)鐘進(jìn)行η次采樣。
[0010]較佳地，所述邊沿邏輯判斷電路在所述待測(cè)高速時(shí)鐘的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述第一采樣器輸出的第一高速時(shí)鐘信號(hào)進(jìn)行上升沿/下降沿變化的判斷。
[0011]與現(xiàn)有技術(shù)相比，本發(fā)明的高速時(shí)鐘占空比檢測(cè)系統(tǒng)由于包括第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路，使得所述第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路均對(duì)待測(cè)高速時(shí)鐘的占空比進(jìn)行檢測(cè)，分別得出第一計(jì)數(shù)結(jié)果與第二計(jì)數(shù)結(jié)果，且所述第二檢測(cè)環(huán)路在第一檢測(cè)環(huán)路采樣的η相時(shí)鐘脈沖之中選擇一對(duì)上升沿/下降沿發(fā)生變化的相鄰時(shí)鐘而產(chǎn)生m相時(shí)鐘脈沖，在該m相時(shí)鐘脈沖下再次對(duì)待測(cè)高速時(shí)鐘進(jìn)行采樣,從而再次檢測(cè)所述待測(cè)高速時(shí)鐘的占空比進(jìn)行檢測(cè)；因此本發(fā)明的高速時(shí)鐘占空比檢測(cè)系統(tǒng)檢測(cè)結(jié)果準(zhǔn)確、精度高；而且所占版圖面積小，功耗低，適用范圍廣。
[0012]通過(guò)以下的描述并結(jié)合附圖，本發(fā)明將變得更加清晰，這些附圖用于解釋本發(fā)明。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0013]圖1為本發(fā)明高速時(shí)鐘占空比檢測(cè)系統(tǒng)的結(jié)構(gòu)框圖。
[0014]圖2為高速時(shí)鐘占空比檢測(cè)系統(tǒng)的工作時(shí)序圖。

【具體實(shí)施方式】
[0015]現(xiàn)在參考附圖描述本發(fā)明的實(shí)施例，附圖中類(lèi)似的元件標(biāo)號(hào)代表類(lèi)似的元件。如上所述，本發(fā)明提供了一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)，本發(fā)明的占空比檢測(cè)系統(tǒng)可快速地檢測(cè)待測(cè)高速時(shí)鐘的占空比，而且檢測(cè)結(jié)果準(zhǔn)確、精度高，本發(fā)明的檢測(cè)系統(tǒng)所占版圖面積小，功耗低，適用范圍廣。
[0016]請(qǐng)參考圖1，圖1為本發(fā)明高速時(shí)鐘占空比檢測(cè)系統(tǒng)的結(jié)構(gòu)框圖。如圖所示，本發(fā)明的高速時(shí)鐘占空比檢測(cè)系統(tǒng)，包括第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路，所述第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路均對(duì)待測(cè)高速時(shí)鐘的占空比進(jìn)行檢測(cè)。所述第一檢測(cè)環(huán)路包括第一采樣器、第一多相位時(shí)鐘發(fā)生器及數(shù)字邏輯電路；待測(cè)高速時(shí)鐘CLK輸入至所述第一多相位時(shí)鐘發(fā)生器，所述第一多相位時(shí)鐘發(fā)生器根據(jù)待測(cè)高速時(shí)鐘CLK產(chǎn)生η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)，并將產(chǎn)生的時(shí)鐘脈沖(CLK01、CLK02……CLKOn)輸入至所述第一采樣器，其中，η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)除相位與待測(cè)高速時(shí)鐘CLK不同外，其它參數(shù)均與待測(cè)高速時(shí)鐘CLK相同；在本發(fā)明中，η為大于或等于3的自然數(shù)；所述第一采樣器根據(jù)接收的η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)在所述待測(cè)高速時(shí)鐘CLK的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述待測(cè)高速時(shí)鐘CLK進(jìn)行η次采樣，從而獲得采樣后的第一高速時(shí)鐘信號(hào)(01、02……0η)，且將所述第一高速時(shí)鐘信號(hào)(01、02……On)輸入所述數(shù)字邏輯電路；所述數(shù)字邏輯電路計(jì)數(shù)輸入的第一高速時(shí)鐘信號(hào)(01、02……On)的占空比并輸出第一計(jì)數(shù)結(jié)果A，且精度為1/n，顯而易見(jiàn)地，所述第一高速時(shí)鐘信號(hào)(01、02……On)的占空比與待測(cè)高速時(shí)鐘CLK的占空比是完全相同的，因?yàn)樗龅谝桓咚贂r(shí)鐘信號(hào)(01、02……On)的相位參數(shù)與所述η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)的相位參數(shù)完全相同，僅相位有差別；在此，由于所述第一檢測(cè)環(huán)路的精度為1/η，因此經(jīng)所述數(shù)字邏輯電路計(jì)數(shù)輸出的第一計(jì)數(shù)結(jié)果A僅為所述待測(cè)高速時(shí)鐘CLK的占空比粗調(diào)區(qū)間的整數(shù)部分。所述第二檢測(cè)環(huán)路連接于所述第一多相位時(shí)鐘發(fā)生器與所述數(shù)據(jù)邏輯電路之間，所述第二檢測(cè)環(huán)路根據(jù)所述第一多相位時(shí)鐘發(fā)生器輸出一對(duì)上升沿/下降沿發(fā)生變化的相鄰時(shí)鐘而產(chǎn)生m相時(shí)鐘脈沖，m為大于或等于3的自然數(shù)，并在所述m相時(shí)鐘脈沖下對(duì)所述待測(cè)高速時(shí)鐘CLK進(jìn)行采樣，而獲得采樣后的第二高速時(shí)鐘信號(hào)，并將第二高速時(shí)鐘信號(hào)輸入至所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比并輸出第二計(jì)數(shù)結(jié)果；且采樣結(jié)果的精度為Ι/m,由于所述m相時(shí)鐘脈沖是根據(jù)所述第一多相位時(shí)鐘發(fā)生器輸出的一對(duì)相鄰時(shí)鐘而產(chǎn)生，因此經(jīng)過(guò)所述第二檢測(cè)環(huán)路檢測(cè)獲得的占空比結(jié)果為所述待測(cè)高速時(shí)鐘CLK的占空比細(xì)調(diào)區(qū)間的整數(shù)部分；從而在所述第一檢測(cè)環(huán)路的基礎(chǔ)上，所述第二檢測(cè)環(huán)路進(jìn)一步對(duì)所述待測(cè)高速時(shí)鐘CLK的占空比的細(xì)調(diào)區(qū)間的整數(shù)部分進(jìn)行檢測(cè)計(jì)數(shù)，因此，檢測(cè)結(jié)果準(zhǔn)確、精度高。
[0017]具體地，所述第二檢測(cè)環(huán)路包括邊沿邏輯判斷電路、時(shí)鐘選擇器、第二多相位時(shí)鐘發(fā)生器及第二采樣器。所述邊沿邏輯判斷電路在所述待測(cè)高速時(shí)鐘CLK的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述第一采樣器輸出的第一高速時(shí)鐘信號(hào)(01、02……On)的上升沿/下降沿的變化進(jìn)行判斷，也即判斷時(shí)鐘脈沖(CLK01、CLK02……CLKOn)的上升沿/下降沿的變化，且將判斷結(jié)果輸入至所述時(shí)鐘選擇器；所述時(shí)鐘選擇器根據(jù)所述邊沿邏輯判斷電路的判斷結(jié)果在所述第一多相位時(shí)鐘發(fā)生器輸出的η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)中選擇上升沿/下降沿發(fā)生變化的相鄰兩相時(shí)鐘脈沖，并將該兩相時(shí)鐘輸入至所述第二多相位時(shí)鐘發(fā)生器，即當(dāng)所述邊沿邏輯判斷電路判斷所述第一高速時(shí)鐘信號(hào)(01、02……On)中的時(shí)鐘信號(hào)Οη-χ與時(shí)鐘信號(hào)Ο-χ-1 (χ為小于η的自然數(shù))的上升沿/下降沿均發(fā)生變化時(shí)，所述時(shí)鐘選擇器則選擇η相時(shí)鐘脈沖(CLK01、CLK02......CLKOn)中對(duì)應(yīng)的兩時(shí)鐘脈沖CLKOn-x
與CLKOn-x-1，并將該兩時(shí)鐘脈沖輸入至所述第二多相位時(shí)鐘發(fā)生器，在此將該兩時(shí)鐘脈沖CLKOn-x與CLKOn-χ-Ι表示為CLKxl與CLKx2 (如圖1所示)。所述第二多相位時(shí)鐘發(fā)生器在該兩相時(shí)鐘脈沖CLKxl與CLKx2的相位之間產(chǎn)生m相時(shí)鐘脈沖(CLKP1、CLKP2......CLKPm)，
并輸入至所述第二采樣器；所述第二采樣器根據(jù)接收的m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)對(duì)輸入的待測(cè)高速時(shí)鐘CLK進(jìn)行采樣，所述第二采樣器將采樣后的第二高速時(shí)鐘信號(hào)(P1、P2……Pm)輸入所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)(P1、P2……Pm)的占空比并輸出第二計(jì)數(shù)結(jié)果B;顯而易見(jiàn)地，所述第二高速時(shí)鐘信號(hào)(P1、P2……Pm)的占空比與被所述時(shí)鐘選擇器選擇的兩時(shí)鐘脈沖CLKxl與CLKx2的占空比是完全相同的，僅相位有差別，另，如上所述，所述兩時(shí)鐘脈沖CLKxl與CLKx2僅為η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)中上升沿/下降沿均發(fā)生變化的相鄰兩時(shí)鐘脈沖，因此經(jīng)所述數(shù)字邏輯電路計(jì)數(shù)輸出的第二計(jì)數(shù)結(jié)果B即為所述待測(cè)高速時(shí)鐘CLK的占空比細(xì)調(diào)區(qū)間的整數(shù)部分，其精度為l/n*m。因此，通過(guò)所述數(shù)字邏輯電路輸出的計(jì)數(shù)結(jié)果A與B即可精確地檢測(cè)出所述待測(cè)高速時(shí)鐘CLK的占空比結(jié)，且檢測(cè)結(jié)果準(zhǔn)確、精度高。
[0018] 在本發(fā)明的優(yōu)選實(shí)施方式中，所述第二多相位時(shí)鐘發(fā)生器輸出的m相時(shí)鐘脈沖(CLKPUCLKP2……CLKPm)包括所述時(shí)鐘選擇器輸出的相鄰兩相時(shí)鐘脈沖CLKxl與CLKx2，且所述m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)的第一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖CLKxl與CLKx2中相位靠前的一相時(shí)鐘脈沖，所述m相時(shí)鐘脈沖的最后一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖CLKxl與CLKx2中相位靠后的一相時(shí)鐘脈沖。即，具體地，當(dāng)所述時(shí)鐘脈沖CLKxl的相位超前于所述時(shí)鐘脈沖CLKx2的相位時(shí)，m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)中的第一相時(shí)鐘脈沖CLKPl即為時(shí)鐘脈沖CLKxl ;而當(dāng)所述時(shí)鐘脈沖CLKx2的相位滯后于所述時(shí)鐘脈沖CLKxl的相位時(shí)，m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)中的最后一相時(shí)鐘脈沖CLKPm即為時(shí)鐘脈沖CLKx ;反之亦然。以保證所述m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)的相位均落在所述時(shí)鐘選擇器選擇的兩相時(shí)鐘脈沖CLKxl與CLKx2的相位之間，從而保證了所述數(shù)字邏輯電路計(jì)數(shù)輸出的結(jié)果B的準(zhǔn)確率。
[0019]下面結(jié)合圖1與圖2，描述本發(fā)明高速時(shí)鐘占空比檢測(cè)系統(tǒng)的工作原理。所述第一多相時(shí)鐘發(fā)生器根據(jù)待測(cè)高速時(shí)鐘CLK產(chǎn)生的η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)對(duì)高速時(shí)鐘CLK的高(低)電平進(jìn)行采樣，如圖2所示，且述第一采樣器在高速時(shí)鐘CLK的一個(gè)時(shí)鐘周期(Tp)內(nèi)進(jìn)行采樣。在這個(gè)時(shí)鐘周期(Tp)內(nèi)，η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)相當(dāng)于對(duì)高速時(shí)鐘CLK進(jìn)行了采樣η次過(guò)采樣，采樣的精度為1/η，且將所采樣獲得的第一高速時(shí)鐘信號(hào)(01、02……On)輸入至所述邊沿邏輯判斷電路和數(shù)字邏輯電路。所述邊沿邏輯判斷電路根據(jù)所述輸入的第一高速時(shí)鐘信號(hào)(01、02……0η)，在高速時(shí)鐘CLK的一個(gè)時(shí)鐘周期(Tp)內(nèi)對(duì)相鄰兩相鄰第一高速時(shí)鐘信號(hào)(01、02……On)進(jìn)行判斷上升沿/下降沿的變化，從而得出判斷結(jié)果送給所述時(shí)鐘選擇器，用于選取第二采樣器采樣所需要的相鄰時(shí)鐘對(duì)。所述時(shí)鐘選擇器根據(jù)所述邊沿邏輯判斷電路的判斷結(jié)果在所述第一多相位時(shí)鐘發(fā)生器輸出的η相時(shí)鐘脈沖(CLK01、CLK02……CLKOn)中選擇上升沿/下降沿發(fā)生變化的相鄰兩相時(shí)鐘脈沖(相鄰時(shí)鐘對(duì))，并將該兩相時(shí)鐘CLKxl與CLKx2 (如圖2所示為時(shí)鐘脈沖CLKOl與C LK02)輸入至所述第二多相位時(shí)鐘發(fā)生器，所述第二多相位時(shí)鐘發(fā)生器在該兩相時(shí)鐘脈沖CLKxl與CLKx2的相位之間產(chǎn)生m相時(shí)鐘脈沖(CLKP1、CLKP2......CLKPm)，
所述第二采樣器根據(jù)接收的m相時(shí)鐘脈沖(CLKP1、CLKP2……CLKPm)對(duì)輸入的待測(cè)高速時(shí)鐘CLK進(jìn)行采樣，且將采樣后的第二高速時(shí)鐘信號(hào)(P1、P2……Pm)輸入所述數(shù)字邏輯電路。所述數(shù)字邏輯電路根據(jù)第一采樣器和第二采樣器所輸出的結(jié)果，在高速時(shí)鐘CLK的一個(gè)時(shí)鐘周期內(nèi)，對(duì)所采樣的第一高速時(shí)鐘信號(hào)(01、02……On)進(jìn)行計(jì)數(shù)，得出第一計(jì)數(shù)結(jié)果A ;對(duì)所采樣的第二高速時(shí)鐘信號(hào)(P1、P2……Pm)進(jìn)行計(jì)數(shù)，得出第二計(jì)數(shù)結(jié)果B。
[0020]通過(guò)計(jì)算可以得到，待測(cè)高速時(shí)鐘CLK的占空比D⑶為:
[0021 ] DCD = A + n+B + n+m
Αχπι+Β
[0022]DLD —-

η χ m
[0023]其中:n,m的值可根據(jù)實(shí)際情況IiIj設(shè)計(jì),眾所周知地，n, m取值越大,上述結(jié)果的精度越高。在本發(fā)明中，所述待測(cè)高速時(shí)鐘CLK的占空比檢測(cè)精度為l/n*m，檢測(cè)結(jié)果準(zhǔn)確、精度高。
[0024]以上結(jié)合最佳實(shí)施例對(duì)本發(fā)明進(jìn)行了描述，但本發(fā)明并不局限于以上揭示的實(shí)施例，而應(yīng)當(dāng)涵蓋各種根據(jù)本發(fā)明的本質(zhì)進(jìn)行的修改、等效組合。
【權(quán)利要求】
1.一種高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其特征在于，包括第一檢測(cè)環(huán)路與第二檢測(cè)環(huán)路，所述第一檢測(cè)環(huán)路包括第一采樣器、第一多相位時(shí)鐘發(fā)生器及數(shù)字邏輯電路，所述第一多相位時(shí)鐘發(fā)生器根據(jù)待測(cè)高速時(shí)鐘產(chǎn)生η相時(shí)鐘脈沖，并將產(chǎn)生的η相時(shí)鐘脈沖輸入至所述第一采樣器，η為大于或等于3的自然數(shù)，所述第一采樣器根據(jù)接收的η相時(shí)鐘脈沖對(duì)輸入的待測(cè)高速時(shí)鐘進(jìn)行采樣，所述第一采樣器將采樣后的第一高速時(shí)鐘信號(hào)輸入所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第一高速時(shí)鐘信號(hào)的占空比并輸出第一計(jì)數(shù)結(jié)果；所述第二檢測(cè)環(huán)路連接于所述第一多相位時(shí)鐘發(fā)生器與所述數(shù)據(jù)邏輯電路之間，所述第二檢測(cè)環(huán)路根據(jù)所述第一多相位時(shí)鐘發(fā)生器輸出的一對(duì)上升沿/下降沿發(fā)生變化的相鄰時(shí)鐘而產(chǎn)生m相時(shí)鐘脈沖，m為大于或等于3的自然數(shù)，并在所述m相時(shí)鐘脈沖下對(duì)所述待測(cè)高速時(shí)鐘進(jìn)行采樣，且將采樣后的第二高速時(shí)鐘信號(hào)輸入至所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比并輸出第二計(jì)數(shù)結(jié)果。
2.如權(quán)利要求1所述的高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其特征在于，所述第二檢測(cè)環(huán)路包括邊沿邏輯判斷電路、時(shí)鐘選擇器、第二多相位時(shí)鐘發(fā)生器及第二采樣器，所述邊沿邏輯判斷電路判斷所述第一采樣器輸出的第一高速時(shí)鐘信號(hào)的上升沿/下降沿變化，所述時(shí)鐘選擇器根據(jù)所述邊沿邏輯判斷電路的判斷結(jié)果在所述第一多相位時(shí)鐘發(fā)生器輸出的η相時(shí)鐘脈沖中選擇上升沿/下降沿發(fā)生變化的相鄰兩相時(shí)鐘，并將該兩相時(shí)鐘輸入至所述第二多相位時(shí)鐘發(fā)生器，所述第二多相位時(shí)鐘發(fā)生器在該相鄰兩相時(shí)鐘的相位之間產(chǎn)生m相時(shí)鐘脈沖，所述第二采樣器根據(jù)接收的m相時(shí)鐘脈沖對(duì)輸入的待測(cè)高速時(shí)鐘進(jìn)行采樣，且將采樣后的第二高速時(shí)鐘信號(hào)結(jié)果輸入至所述數(shù)字邏輯電路，所述數(shù)字邏輯電路計(jì)數(shù)輸入的第二高速時(shí)鐘信號(hào)的占空比并輸出第二計(jì)數(shù)結(jié)果。
3.如權(quán)利要求2所述的高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其特征在于，所述m相時(shí)鐘脈沖包括所述時(shí)鐘選擇器輸出的相鄰兩相時(shí)鐘脈沖，且所述m相時(shí)鐘脈沖的第一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖中相位靠前的一相時(shí)鐘脈沖，所述m相時(shí)鐘脈沖的最后一相時(shí)鐘脈沖為所述相鄰兩相時(shí)鐘脈沖中相位靠后的一相時(shí)鐘脈沖。
4.如權(quán)利要求2所述的高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其特征在于，所述第一采樣器在所述待測(cè)高速時(shí)鐘的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述待測(cè)高速時(shí)鐘進(jìn)行η次采樣。
5.如權(quán)利要求2所述的高速時(shí)鐘占空比檢測(cè)系統(tǒng)，其特征在于，所述邊沿邏輯判斷電路在所述待測(cè)高速時(shí)鐘的一個(gè)時(shí)鐘周期內(nèi)對(duì)所述第一采樣器輸出的第一高速時(shí)鐘信號(hào)進(jìn)行上升沿/下降沿變化的判斷。
【文檔編號(hào)】H03K3/017GK104079265SQ201410283505
【公開(kāi)日】2014年10月1日 申請(qǐng)日期:2014年6月23日 優(yōu)先權(quán)日:2014年6月23日
【發(fā)明者】李磊 申請(qǐng)人:四川和芯微電子股份有限公司