一種cmos加法單元的制作方法
【專利摘要】本發(fā)明公開了一種CMOS加法單元，將第一PMOS管和第四PMOS管作為預(yù)充電管，將第二PMOS管和第五PMOS管作為防電荷泄露管，由第三NMOS管、第四NMOS管、第五NMOS管、第七NMOS管和第八NMOS管組成PDN Carry求值網(wǎng)絡(luò)，由第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管，第十七NMOS管和第十八NMOS管組成PDN Sum，第一NMOS管、第二NMOS管、第六NMOS管、第十NMOS管、第十一NMOS管和第十九NMOS管分別作為求值晶體管，第三PMOS管和第六PMOS管，第九NMOS管和第二十NMOS管分別構(gòu)成一個(gè)反相器；優(yōu)點(diǎn)是改善了整體電路的延時(shí)及功耗-延時(shí)積，在低頻和高頻工作情況下均具有較小的電路延時(shí)和功耗-延時(shí)積。
【專利說明】-種CMOS加法單元

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種加法單元，尤其是涉及一種CMOS加法單元。

【背景技術(shù)】
[0002] 全加器作為電子系統(tǒng)的基本運(yùn)算單元，在很多VLSI系統(tǒng)中具有非常廣泛的應(yīng)用， 如在高性能微處理器和DSP處理器中，一位全加器的運(yùn)算能力至關(guān)重要。一位全加器運(yùn)算 常常處于高性能處理器系統(tǒng)部件的關(guān)鍵路徑中，尤其是在算術(shù)邏輯單元中一位全加器的運(yùn) 算性能對處理器的性能起著非常關(guān)鍵的作用。隨著微處理器的運(yùn)算速度越來越快，對快速 一位全加器的需求也越來越高，其速度和功耗以及面積等的性能將直接影響到整個(gè)集成電 路的整體性能。
[0003] 現(xiàn)有的加法單元的電路類型主要有靜態(tài)邏輯和動態(tài)邏輯兩種，其中基于CMOS互 補(bǔ)邏輯結(jié)構(gòu)的加法單元如圖2所示，基于傳輸管邏輯結(jié)構(gòu)的加法單元如圖3所示，基于普通 常用動態(tài)邏輯結(jié)構(gòu)的加法單元如圖4所示?；贑MOS互補(bǔ)邏輯結(jié)構(gòu)的加法單元和基于傳 輸管邏輯結(jié)構(gòu)的加法單元均為靜態(tài)邏輯型電路，基于普通常用動態(tài)邏輯結(jié)構(gòu)的加法單元為 動態(tài)邏輯型電路，由此，圖4所示電路相對于圖2和圖3所示電路，使用的晶體管數(shù)量更少， 使得相對于前一級負(fù)載更小，致使電路的速度大大減小，延時(shí)功耗積也變小，更有利于電路 的低功耗目的。但是動態(tài)邏輯電路本身也有一些致使導(dǎo)致電路性能變差的因素：如電荷泄 露效應(yīng)，電荷分享問題等等，這些效應(yīng)常常導(dǎo)致電路（特別是高頻率的時(shí)候）消耗更多的能 耗，這在如今大規(guī)模集成電路設(shè)計(jì)的環(huán)境下是會產(chǎn)生巨大損失。
[0004] 鑒此，設(shè)計(jì)了一種動態(tài)邏輯性的CMOS加法單元電路來解決電荷泄露效和電荷分 享問題，使電路不管工作在低頻還是高頻情況下，均具有較小的電路延時(shí)和功耗-延時(shí)具 有重要意義。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種電路延時(shí)和功耗-延時(shí)積均較小的CMOS 加法單元。該CMOS加法單元不管工作在低頻還是高頻情況下，均具有較小的電路延時(shí)和功 耗-延時(shí)，低功耗特性明顯。
[0006] 本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為：一種CMOS加法單元，包括第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五PM0S管、第六PM0S管、第一 NM0S 管、第二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S管、第 八NM0S管、第九NM0S管、第十NM0S管、第^-一 NM0S管、第十二NM0S管、第十三NM0S管、第 十四NM0S管、第十五NM0S管、第十六NM0S管、第十七NM0S管、第十八NM0S管、第十九NM0S 管和第二十NM0S管，所述的第一 PM0S管的源極、所述的第二PM0S管的源極、所述的第三 PM0S管的源極、所述的第四PM0S管的源極、所述的第五PM0S管的源極和所述的第六PM0S 管的源極均接入電源，所述的第一 PM0S管的漏極、所述的第二PM0S管的漏極、所述的第一 NM0S管的源級、所述的第二NM0S管的源級、所述的第十NM0S管的源級、所述的第i^一 NM0S 管的源級均接地，所述的第一 PMOS管的漏極、所述的第二PMOS管的漏極、所述的第七NMOS 管的漏級、所述的第八NM0S管的漏級、所述的第六NM0S管的漏極、所述的第三PM0S管的柵 極、所述的第九NM0S管的柵極和所述的第十五NM0S管的柵級相連，所述的第二PMOS管的 柵級、所述的第三PMOS管的漏極和所述的第九NM0S管的漏極相連且其連接端為高位進(jìn)位 信號輸出端，用于向高一位輸出進(jìn)位信號，所述的第七NM0S管的源級、所述的第三NM0S管 的漏極和所述的第四NM0S管的漏極連接，所述的第八NM0S管的源級和所述的第五NM0S管 的漏極連接，所述的第一 NM0S管的漏極、所述的第三NM0S管的源級、所述的第四NM0S管的 源級、所述的第五NM0S管的源級、所述的第六NM0S管的柵級和所述的第九NM0S管的源級 連接，所述的第二NM0S管的漏極與所述的第六NM0S管的源級連接，所述的第四PMOS管的 漏級、所述的第五PMOS管的漏級、所述的第十五NM0S管的漏級、所述的第十六NM0S管的漏 極、所述的第十九NM0S管的漏極、所述的第六PMOS管的柵級和所述的第二十NM0S管的柵 級連接，所述的第十五NM0S管的源級、所述的第十二NM0S管的漏極、所述的第十三NM0S管 的漏極和所述的第十四NM0S管的漏極連接，所述的第十六NM0S管的源級和所述的第十七 NM0S管的漏級連接,所述的第十七NM0S管的源級和所述的第十八NM0S管的漏級連接，所 述的第十NM0S管的漏極、所述的第十二NM0S管的源極、所述的第十三NM0S管的源極、所 述的第十四NM0S管的源極、所述的第十八NM0S管的源級、第十九NM0S管的柵級和第二十 NM0S管的源級連接，所述的第十九NM0S管的源級和所述的第^^一 NM0S管的漏極連接，所 述的第六PMOS管的漏極、所述的第二十NM0S管的漏極和所述的第五PMOS管的柵級連接且 其連接端為本位和值信號輸出端，所述的第三NM0S管的柵極、所述的第八NM0S管的柵極、 所述的第十二NM0S管的柵極和所述的第十六NM0S管的柵極連接且其連接端為第一加數(shù)信 號輸入端，所述的第四NM0S管的柵極、所述的第五NM0S管的柵極、所述的第十三NM0S管的 柵極和所述的第十七NM0S管的柵極連接且其連接端為第二加數(shù)信號輸入端，所述的第七 NM0S管的柵極、所述的第十四NM0S管的柵極和所述的第十八NM0S管的柵極連接且其連接 端為低位進(jìn)位信號輸入端，用于接收低一位的進(jìn)位信號，所述的第一 PMOS管的柵極、所述 的第四PMOS管的柵極、所述的第一 NM0S管的柵極、所述的第二NM0S管的柵極、所述的第十 NM0S管的柵極和所述的第十一 NM0S管的柵極均接入幅值電平對應(yīng)邏輯1的時(shí)鐘信號。
[0007] 所述的第一 PM0S管的襯底、所述的第二PM0S管的襯底、所述的第三PM0S管的襯 底、所述的第四PM0S管的襯底、所述的第五PM0S管的襯底和所述的第六PM0S管的襯底均 接電源，所述的第一 NM0S管的襯底、所述的第二NM0S管的襯底、所述的第三NM0S管的襯 底、所述的第四NM0S管的襯底、所述的第五NM0S管的襯底、所述的第六NM0S管的襯底、所 述的第七NM0S管的襯底、所述的第八NM0S管的襯底、所述的第九NM0S管的襯底、所述的 第十NM0S管的襯底、所述的第i^一 NM0S管的襯底、所述的第十二NM0S管的襯底、所述的第 十三匪0S管的襯底、所述的第十四NM0S管的襯底、所述的第十五NM0S管的襯底、所述的第 十六NM0S管的襯底、所述的第十七NM0S管的襯底、所述的第十八NM0S管的襯底、所述的第 十九NM0S管的襯底和所述的第二十NM0S管的襯底均接地。
[0008] 所述的第一 NM0S管的溝道長度、所述的第二NM0S管的溝道長度、所述的第三NM0S 管的溝道長度、所述的第四匪0S管的溝道長度、所述的第五NM0S管的溝道長度、所述的第 六NM0S管的溝道長度、所述的第七NM0S管的溝道長度、所述的第八NM0S管的溝道長度、 所述的第九NM0S管的溝道長度、所述的第十NM0S管的溝道長度、所述的第i^一 NM0S管的 溝道長度、所述的第十二NMOS管的溝道長度、所述的第十三NMOS管的溝道長度、所述的第 十四NM0S管的溝道長度、所述的第十五NM0S管的溝道長度、所述的第十六NM0S管的溝道 長度、所述的第十七NMOS管的溝道長度、所述的第十八NMOS管的溝道長度、所述的第十九 NMOS管的溝道長度和所述的第二十NMOS管的溝道長度均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長度 的1?1. 2倍，所述的第一 PM0S管的溝道長度、所述的第二PM0S管的溝道長度、所述的第 三PM0S管的溝道長度、所述的第四PM0S管的溝道長度、所述的第五PM0S管的溝道長度和 所述的第六PM0S管的溝道長度均為PM0S標(biāo)準(zhǔn)工藝下最小溝道長度的2?2. 4倍。
[0009] 與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于將第一PM0S管和第四PM0S管作為預(yù)充電管， 將第二PM0S管和第五PM0S管作為防電荷泄露管，由第三NM0S管、第四NM0S管、第五NM0S 管、第七NMOS管和第八NMOS管組成TON Carry (下拉進(jìn)位模塊）求值網(wǎng)絡(luò)，由第十二NMOS 管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管，第十七NMOS管和第 十八NM0S管組成TON Sum(下拉求和模塊）求值網(wǎng)絡(luò)，第一 NM0S管、第二NM0S管、第六NM0S 管、第十NMOS管、第i^一 NM0S管和第十九NM0S管分別作為求值晶體管，第三PM0S管和第 六PM0S管，第九NM0S管和第二十NM0S管分別構(gòu)成一個(gè)反相器，PDN Carry求值網(wǎng)絡(luò)和TON Sum求值網(wǎng)絡(luò)中均輸入第一加數(shù)信號、第二加數(shù)信號和低一位的進(jìn)位信號，然后通過六個(gè)求 值晶體管進(jìn)行求值，相應(yīng)生成向高一位輸出進(jìn)位信號和本位和值信號輸出，由此實(shí)現(xiàn)加法 邏輯，本發(fā)明的CMOS加法單元為動態(tài)邏輯型電路，其邏輯功能由TON Carry求值網(wǎng)絡(luò)和TON Sum求值網(wǎng)絡(luò)實(shí)現(xiàn)，晶體管的數(shù)目較少，加快了整體電路的運(yùn)行速度，六個(gè)求值晶體管的使 用消除了電路的靜態(tài)功耗，而TON Carry求值網(wǎng)絡(luò)通過第一 NM0S管接地，TON Sum求值網(wǎng) 絡(luò)通過第十NMOS管接地，在提高電路速度的同時(shí)大大消除漏電流，由此改善了整體電路的 延時(shí)及功耗-延時(shí)積，使CMOS加法單元在低頻和高頻使用情況下均具有較小的電路延時(shí)和 功耗-延時(shí)積；
[0010] 當(dāng)CMOS加法單元所有PM0S管的襯底均接電源，所有NM0S管的襯底均接地時(shí)，可 以使CMOS加法單元的內(nèi)部節(jié)點(diǎn)以及輸出都達(dá)到全擺幅，可以提高下一級的驅(qū)動能力，易于 在低電壓工作條件下使用，且不會引起邏輯混亂；
[0011] 當(dāng)CMOS加法單元所有NM0S管的溝道長度均為NM0S標(biāo)準(zhǔn)工藝下最小溝道長度的 1?1. 2倍，所有PM0S管的溝道長度均為PM0S標(biāo)準(zhǔn)工藝下最小溝道長度的2?2. 4倍，具 有減小電阻，增大速度的優(yōu)點(diǎn)。

【專利附圖】

【附圖說明】
[0012] 圖1為本發(fā)明的電路圖；
[0013] 圖2為基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的加法單元的電路圖；
[0014] 圖3為基于傳輸管邏輯結(jié)構(gòu)的加法單元的電路圖；
[0015] 圖4為基于普通常用動態(tài)邏輯結(jié)構(gòu)的加法單元的電路圖。

【具體實(shí)施方式】
[0016] 以下結(jié)合附圖實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)描述。
[0017] 實(shí)施例：如圖1所示，一種CMOS加法單元，包括第一 PM0S管P1、第二PM0S管P2、 第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第六PM0S管P6、第一 NM0S管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS 管N7、第八NM0S管N8、第九NM0S管N9、第十NM0S管N10、第^-一 NMOS管Nil、第十二NMOS 管N12、第十三NMOS管N13、第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第 十七NMOS管N17、第十八NMOS管N18、第十九NMOS管N19和第二十NMOS管N20,第一 PM0S 管P1的源極、第二PM0S管P2的源極、第三PM0S管P3的源極、第四PM0S管P4的源極、第五 PM0S管P5的源極和第六PM0S管P6的源極均接入電源，第一 PM0S管P1的漏極、第二PM0S 管P2的漏極、第一 NMOS管N1的源級、第二NMOS管N2的源級、第十NMOS管N10的源級、第 i^一 NMOS管Nil的源級均接地，第一 PM0S管P1的漏極、第二PM0S管P2的漏極、第七NMOS 管N7的漏級、第八NMOS管N8的漏級、第六NMOS管N6的漏極、第三PM0S管P3的柵極、第九 NMOS管N9的柵極和第十五NMOS管N15的柵級相連，第二PM0S管P2的柵級、第三PM0S管 P3的漏極和第九NMOS管N9的漏極相連且其連接端為高位進(jìn)位信號輸出端，用于向高一位 輸出進(jìn)位信號Carry，第七NMOS管N7的源級、第三NMOS管N3的漏極和第四NMOS管N4的 漏極連接，第八NMOS管N8的源級和第五NMOS管N5的漏極連接，第一 NMOS管N1的漏極、第 三NMOS管N3的源級、第四NMOS管N4的源級、第五NMOS管N5的源級、第六NMOS管N6的 柵級和第九NMOS管N9的源級連接，第二NMOS管N2的漏極與第六NMOS管N6的源級連接， 第四PM0S管P4的漏級、第五PM0S管P5的漏級、第十五NMOS管N15的漏級、第十六NMOS管 N16的漏極、第十九NMOS管N19的漏極、第六PM0S管P6的柵級和第二十NMOS管N20的柵 級連接，第十五NMOS管N15的源級、第十二NMOS管N12的漏極、第十三NMOS管N13的漏極 和第十四NMOS管N14的漏極連接，第十六NMOS管N16的源級和第十七NMOS管N17的漏級 連接，第十七NMOS管N17的源級和第十八NMOS管N18的漏級連接，第十NMOS管N10的漏 極、第十二NMOS管N12的源極、第十三NMOS管N13的源極、第十四NMOS管N14的源極、第 十八NMOS管N18的源級、第十九NMOS管N19的柵級和第二十NMOS管N20的源級連接，第 十九NMOS管N19的源級和第i^一 NMOS管Nil的漏極連接，第六PM0S管P6的漏極、第二十 NMOS管N20的漏極和第五PM0S管P5的柵級連接且其連接端為本位和值信號輸出端，輸出 本位和值信號Sum，第三NMOS管N3的柵極、第八NMOS管N8的柵極、第十二NMOS管N12的 柵極和第十六NMOS管N16的柵極連接且其連接端為第一加數(shù)信號輸入端，輸入第一加數(shù)信 號A，第四NMOS管N4的柵極、第五NMOS管N5的柵極、第十三NMOS管N13的柵極和第十七 NMOS管N17的柵極連接且其連接端為第二加數(shù)信號輸入端，輸入第一加數(shù)信號B，第七NMOS 管N7的柵極、第十四NMOS管N14的柵極和第十八NMOS管N18的柵極連接且其連接端為低 位進(jìn)位信號輸入端，用于接收低一位的進(jìn)位信號C in，第一 PM0S管P1的柵極、第四PM0S管 P4的柵極、第一 NMOS管N1的柵極、第二NMOS管N2的柵極、第十NMOS管N10的柵極和第 i^一 NMOS管Nil的柵極均接入幅值電平對應(yīng)邏輯1的時(shí)鐘信號elk。
[0018] 本實(shí)施例中，第一 PM0S管P1的襯底、第二PM0S管P2的襯底、第三PM0S管P3的 襯底、第四PM0S管P4的襯底、第五PM0S管P5的襯底和第六PM0S管P6的襯底均接電源， 第一 NM0S管N1的襯底、第二NM0S管N2的襯底、第三NM0S管N3的襯底、第四NM0S管N4 的襯底、第五NM0S管N5的襯底、第六NM0S管N6的襯底、第七NM0S管N7的襯底、第八NM0S 管N8的襯底、第九NMOS管N9的襯底、第十NMOS管N10的襯底、第i^一 NM0S管Nil的襯底、 第十二NM0S管N12的襯底、第十三NM0S管N13的襯底、第十四NM0S管N14的襯底、第十五 NM0S管N15的襯底、第十六NM0S管N16的襯底、第十七NM0S管N17的襯底、第十八NM0S 管N18的襯底、第十九NMOS管N19的襯底和第二十NMOS管N20的襯底均接地。
[0019] 本實(shí)施例中，第一 NM0S管N1的溝道長度、第二NM0S管N2的溝道長度、第三NM0S 管N3的溝道長度、第四NMOS管N4的溝道長度、第五NMOS管N5的溝道長度、第六NMOS管 N6的溝道長度、第七NM0S管N7的溝道長度、第八NM0S管N8的溝道長度、第九NM0S管N9 的溝道長度、第十NM0S管N10的溝道長度、第i^一 NM0S管Nil的溝道長度、第十二NM0S管 N12的溝道長度、第十三NM0S管N13的溝道長度、第十四NM0S管N14的溝道長度、第十五 NM0S管N15的溝道長度、第十六NM0S管N16的溝道長度、第十七NM0S管N17的溝道長度、 第十八NM0S管N18的溝道長度、第十九NM0S管N19的溝道長度和第二十NM0S管N20的溝 道長度均為NM0S標(biāo)準(zhǔn)工藝下最小溝道長度的1?1. 2倍，第一 PM0S管P1的溝道長度、第 二PM0S管P2的溝道長度、第三PM0S管P3的溝道長度、第四PM0S管P4的溝道長度、第五 PM0S管P5的溝道長度和第六PM0S管P6的溝道長度均為PM0S標(biāo)準(zhǔn)工藝下最小溝道長度的 2?2. 4倍。
[0020] 以下對本實(shí)施例的CMOS加法單元的電路延時(shí)和功耗-延時(shí)積均進(jìn)行驗(yàn)證：在形同 工藝條件下，將本實(shí)施例的CMOS加法單元與圖2所示的基于CMOS互補(bǔ)邏輯結(jié)構(gòu)的加法單 元、圖3所示的基于傳輸管邏輯結(jié)構(gòu)的加法單元和圖4所示的基于普通常用動態(tài)邏輯結(jié)構(gòu) 的加法單元的電路延時(shí)和功耗-延時(shí)積進(jìn)行對比。
[0021] 在smic 130nm工藝下，使用電路仿真工具HSPICE在工作頻率分別為25MHz、50MHz、 100MHz和200MHz的條件下分別對上述四種電路結(jié)構(gòu)在相同負(fù)載情況下，進(jìn)行仿真比較分 析，對應(yīng)的電源電壓為1. 2V，具體性能參數(shù)如表1?表4所示。
[0022] 表1在SMIC130nm標(biāo)準(zhǔn)工藝下OfF負(fù)載情況下四種電路的性能比較
[0023]

【權(quán)利要求】
1. 一種CMOS加法單元，其特征在于包括第一 PMOS管、第二PMOS管、第三PMOS管、第 四PM0S管、第五PM0S管、第六PM0S管、第一 NM0S管、第二NM0S管、第三NM0S管、第四NM0S 管、第五NM0S管、第六NM0S管、第七NM0S管、第八NM0S管、第九NM0S管、第十NM0S管、第 i^一 NM0S管、第十二NM0S管、第十三NM0S管、第十四NM0S管、第十五NM0S管、第十六NM0S 管、第十七NM0S管、第十八NM0S管、第十九NM0S管和第二十NM0S管，所述的第一 PMOS管的 源極、所述的第二PMOS管的源極、所述的第三PMOS管的源極、所述的第四PMOS管的源極、 所述的第五PMOS管的源極和所述的第六PMOS管的源極均接入電源，所述的第一 PMOS管的 漏極、所述的第二PMOS管的漏極、所述的第一 NM0S管的源級、所述的第二NM0S管的源級、 所述的第十NM0S管的源級、所述的第i^一 NM0S管的源級均接地，所述的第一 PMOS管的漏 極、所述的第二PMOS管的漏極、所述的第七NM0S管的漏級、所述的第八NM0S管的漏級、所 述的第六NM0S管的漏極、所述的第三PMOS管的柵極、所述的第九NM0S管的柵極和所述的 第十五NM0S管的柵級相連，所述的第二PMOS管的柵級、所述的第三PMOS管的漏極和所述 的第九NM0S管的漏極相連且其連接端為高位進(jìn)位信號輸出端，用于向高一位輸出進(jìn)位信 號，所述的第七NM0S管的源級、所述的第三NM0S管的漏極和所述的第四NM0S管的漏極連 接，所述的第八NM0S管的源級和所述的第五NM0S管的漏極連接，所述的第一 NM0S管的漏 極、所述的第三NM0S管的源級、所述的第四NM0S管的源級、所述的第五NM0S管的源級、所 述的第六NM0S管的柵級和所述的第九NM0S管的源級連接，所述的第二NM0S管的漏極與所 述的第六NM0S管的源級連接，所述的第四PMOS管的漏級、所述的第五PMOS管的漏級、所述 的第十五NM0S管的漏級、所述的第十六NM0S管的漏極、所述的第十九NM0S管的漏極、所述 的第六PMOS管的柵級和所述的第二十NM0S管的柵級連接，所述的第十五NM0S管的源級、 所述的第十二NM0S管的漏極、所述的第十三NM0S管的漏極和所述的第十四NM0S管的漏極 連接，所述的第十六NM0S管的源級和所述的第十七NM0S管的漏級連接，所述的第十七NM0S 管的源級和所述的第十八NM0S管的漏級連接，所述的第十NM0S管的漏極、所述的第十二 NM0S管的源極、所述的第十三NM0S管的源極、所述的第十四NM0S管的源極、所述的第十八 NM0S管的源級、第十九NM0S管的柵級和第二十NM0S管的源級連接，所述的第十九NM0S管 的源級和所述的第i^一NM0S管的漏極連接，所述的第六PMOS管的漏極、所述的第二十NM0S 管的漏極和所述的第五PMOS管的柵級連接且其連接端為本位和值信號輸出端，所述的第 三NM0S管的柵極、所述的第八NM0S管的柵極、所述的第十二NM0S管的柵極和所述的第 十六NM0S管的柵極連接且其連接端為第一加數(shù)信號輸入端，所述的第四NM0S管的柵極、所 述的第五NM0S管的柵極、所述的第十三NM0S管的柵極和所述的第十七NM0S管的柵極連接 且其連接端為第二加數(shù)信號輸入端，所述的第七NM0S管的柵極、所述的第十四NM0S管的柵 極和所述的第十八NM0S管的柵極連接且其連接端為低位進(jìn)位信號輸入端，用于接收低一 位的進(jìn)位信號，所述的第一 PMOS管的柵極、所述的第四PMOS管的柵極、所述的第一 NM0S管 的柵極、所述的第二NM0S管的柵極、所述的第十NM0S管的柵極和所述的第十一 NM0S管的 柵極均接入幅值電平對應(yīng)邏輯1的時(shí)鐘信號。
2. 根據(jù)權(quán)利要求1所述的一種CMOS加法單元，其特征在于所述的第一 PMOS管的襯底、 所述的第二PMOS管的襯底、所述的第三PMOS管的襯底、所述的第四PMOS管的襯底、所述的 第五PMOS管的襯底和所述的第六PMOS管的襯底均接電源，所述的第一 NM0S管的襯底、所 述的第二NM0S管的襯底、所述的第三NM0S管的襯底、所述的第四NM0S管的襯底、所述的第 五NMOS管的襯底、所述的第六NMOS管的襯底、所述的第七NMOS管的襯底、所述的第八NMOS管的襯底、所述的第九NM0S管的襯底、所述的第十NM0S管的襯底、所述的第i^一NMOS管的 襯底、所述的第十二NMOS管的襯底、所述的第十三NMOS管的襯底、所述的第十四NMOS管的 襯底、所述的第十五NMOS管的襯底、所述的第十六NMOS管的襯底、所述的第十七NMOS管的 襯底、所述的第十八NMOS管的襯底、所述的第十九NMOS管的襯底和所述的第二十NMOS管 的襯底均接地。
3.根據(jù)權(quán)利要求1所述的一種CMOS加法單元，其特征在于所述的第一NMOS管的溝 道長度、所述的第二NMOS管的溝道長度、所述的第三NMOS管的溝道長度、所述的第四NMOS 管的溝道長度、所述的第五NMOS管的溝道長度、所述的第六NMOS管的溝道長度、所述的第 七NMOS管的溝道長度、所述的第八NMOS管的溝道長度、所述的第九NMOS管的溝道長度、所 述的第十NMOS管的溝道長度、所述的第^^一NMOS管的溝道長度、所述的第十二匪0S管的 溝道長度、所述的第十三NMOS管的溝道長度、所述的第十四NMOS管的溝道長度、所述的第 十五NMOS管的溝道長度、所述的第十六NMOS管的溝道長度、所述的第十七NMOS管的溝道 長度、所述的第十八NMOS管的溝道長度、所述的第十九NMOS管的溝道長度和所述的第二十 NMOS管的溝道長度均為NMOS標(biāo)準(zhǔn)工藝下最小溝道長度的1?1. 2倍，所述的第一PM0S管 的溝道長度、所述的第二PM0S管的溝道長度、所述的第三PM0S管的溝道長度、所述的第四 PM0S管的溝道長度、所述的第五PM0S管的溝道長度和所述的第六PM0S管的溝道長度均為 PM0S標(biāo)準(zhǔn)工藝下最小溝道長度的2?2. 4倍。
【文檔編號】H03K19/20GK104378104SQ201410505610
【公開日】2015年2月25日 申請日期:2014年9月28日 優(yōu)先權(quán)日:2014年9月28日
【發(fā)明者】胡建平, 程偉 申請人:寧波大學(xué)