一種電平轉(zhuǎn)換電路的制作方法
【專利摘要】本實(shí)用新型提供一種電平轉(zhuǎn)換電路，解決non-epi工藝條件下現(xiàn)有技術(shù)中電平轉(zhuǎn)換電路不能輸出負(fù)電壓的問題，從而提供一種電平轉(zhuǎn)換電路，用于根據(jù)輸入信號(hào)的變換使輸出電壓在正電壓和負(fù)電壓之間切換輸出。本實(shí)用新型實(shí)施例的電平轉(zhuǎn)換電路，通過N阱轉(zhuǎn)換結(jié)構(gòu)，實(shí)現(xiàn)了覆蓋正電壓域到負(fù)電壓域的電平轉(zhuǎn)換，該電路可實(shí)現(xiàn)任意輸入電壓的電平轉(zhuǎn)換，工藝簡(jiǎn)單，且實(shí)現(xiàn)成本低廉。
【專利說明】一種電平轉(zhuǎn)換電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路【技術(shù)領(lǐng)域】，尤指一種電平轉(zhuǎn)換電路。

【背景技術(shù)】
[0002]集成電路在運(yùn)行過程中，為適應(yīng)各種應(yīng)用場(chǎng)景，往往需要不同的電壓，例如在LCD驅(qū)動(dòng)中，需要工作于正負(fù)壓的電平轉(zhuǎn)換電路，但電路的輸入電壓往往為單一的，因此，集成電路設(shè)計(jì)時(shí)往往需要把輸入電壓轉(zhuǎn)換成不同應(yīng)用場(chǎng)景的相應(yīng)電壓。
[0003]現(xiàn)有技術(shù)中，IXD等芯片的集成電路通常采用CMOS工藝制程，并且隨著工藝水平的提高，電路集成度不斷提高，單個(gè)器件的尺寸和工作電壓在降低，MOS器件的擊穿電壓在逐漸降低，這對(duì)電路設(shè)計(jì)業(yè)提出了新的要求。工作于負(fù)電壓的電平轉(zhuǎn)換電路，其漏極需要輸出較大的負(fù)電壓，這在傳統(tǒng)的P型襯底旳基片里，會(huì)形成寄生d1de導(dǎo)通。因此，在負(fù)電壓切換過程中防止寄生器件導(dǎo)通是設(shè)計(jì)時(shí)務(wù)必要解決的問題。
[0004]為了解決電路器件被擊穿的問題，常常使用EPI隔離工藝，即增加EPI層隔離襯底，可以有效避免寄生d1de的生成，但該工藝的價(jià)格較高。因此，在現(xiàn)有技術(shù)中采用特定的電路結(jié)構(gòu)來避免使用EPI隔離工藝可以有效降低成本。
[0005]如圖1所示，為現(xiàn)有技術(shù)I傳統(tǒng)實(shí)現(xiàn)低壓轉(zhuǎn)換的電平轉(zhuǎn)換電路，用于實(shí)現(xiàn)兩個(gè)不同低電壓之間的電平轉(zhuǎn)換。但在高壓鄰域，由于gate端的耐壓?jiǎn)栴}不夠，則需要解決gate端的耐壓?jiǎn)栴}。
[0006]如圖2所示，為現(xiàn)有技術(shù)2基于LDMOS架構(gòu)的實(shí)現(xiàn)高壓轉(zhuǎn)換的電平轉(zhuǎn)換電路，以解決gate端不能耐高壓的問題，其漏極采用耐高壓的LDMOS工藝，但電路不能輸出負(fù)電壓，否則將會(huì)產(chǎn)生寄生d1de。
實(shí)用新型內(nèi)容
[0007]本實(shí)用新型為了解決non-epi工藝條件下現(xiàn)有技術(shù)中電平轉(zhuǎn)換電路不能輸出負(fù)電壓的問題，從而提供一種電平轉(zhuǎn)換電路，用于根據(jù)輸入信號(hào)的變換使輸出電壓在正電壓和負(fù)電壓之間切換輸出。
[0008]為了實(shí)現(xiàn)本實(shí)用新型以上實(shí)用新型目的，本實(shí)用新型提供的一種電平轉(zhuǎn)換電路是通過以下技術(shù)方案實(shí)現(xiàn)的:
[0009]一種電平轉(zhuǎn)換電路，所述電平轉(zhuǎn)換電路包括:
[0010]P50, P51, P52, P53, P54, N20, N21 ;其中，P50，P51, P52, P53, P54, N20, N21 源極分別連接DNW輸入電位電壓AVSS ；
[0011]N20, N21具有邏輯電位相反的輸入信號(hào)；
[0012]P50柵極連接P51漏極，P50漏極連接P52源極，P50源極連接電源電壓；
[0013]P51柵極連接P50漏極，P51漏極連接P53源極，P52、P53柵極互連，P52漏極連接N20漏極，P53漏極連接N21漏極，N20、N21源極互連；
[0014]P50和P52連接點(diǎn)電位為電位B，P51和P53的連接點(diǎn)電位為電位A，電位A經(jīng)驅(qū)動(dòng)器后的電位為電位C ;
[0015]P54柵極連接電位C，P54源極連接電源電壓，P54漏極連接電位A，P54漏極輸出電位經(jīng)N阱結(jié)構(gòu)進(jìn)行電平轉(zhuǎn)換后輸出電位VOUT。
[0016]優(yōu)選地，所述N阱結(jié)構(gòu)跨接于電位A和電位B間，包括若干個(gè)N管:NI，N2，……Νη,Νη+1,以及一 P管Pl，第一個(gè)N管NI源極連接電位B，NI柵極連接NI的輸入電位，NI漏極連接Ν2管源極，Ν2源極連接NI漏極，Ν2柵極連接NI輸入電位，……，Νη源極連接Nn-1漏極，Nn柵極連接Nn輸入電位，Nn漏極連接Νη+1漏極，Nn+1柵極連接Nn輸入電位，Nn+1漏極連接Nn漏極；
[0017]所述Pl管源極連接Nn-1源極，漏極連接I_biasp，柵極連接PL0WB。
[0018]本實(shí)用新型實(shí)施例的電平轉(zhuǎn)換電路，通過N阱轉(zhuǎn)換結(jié)構(gòu)，實(shí)現(xiàn)了覆蓋正電壓域到負(fù)電壓域的電平轉(zhuǎn)換，該電路可實(shí)現(xiàn)任意輸入電壓的電平轉(zhuǎn)換，工藝簡(jiǎn)單，且實(shí)現(xiàn)成本低廉
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【專利附圖】

【附圖說明】
[0019]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)說明:
[0020]圖1為現(xiàn)有技術(shù)I傳統(tǒng)實(shí)現(xiàn)低壓轉(zhuǎn)換的電平轉(zhuǎn)換電路；
[0021]圖2為現(xiàn)有技術(shù)2基于LDMOS架構(gòu)的實(shí)現(xiàn)高壓轉(zhuǎn)換的電平轉(zhuǎn)換電路；
[0022]圖3為本實(shí)用新型實(shí)施例電平轉(zhuǎn)換電路；
[0023]圖4為本實(shí)用新型實(shí)施例N阱結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0024]為了更清楚地說明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0025]需要說明的是，本實(shí)用新型實(shí)施例中，P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管統(tǒng)稱為P管，N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)管統(tǒng)稱為N管。
[0026]作為一個(gè)具體實(shí)施例，如圖3所示，為本實(shí)用新型實(shí)施例一種電平轉(zhuǎn)換電路。圖3中，INV為輸入電壓，OUT為電平轉(zhuǎn)換電路的輸出電壓，高電位是AVDD，低電位是AVSS，DNW(Deep-N-Well)的輸入電位均為AVSS (VSS)，這樣，各P管、N管的輸入電位也為AVSS。圖3中的電平轉(zhuǎn)換電路包括:
[0027]P50, P51, P52, P53, P54, N20, N21 ；P50, P51, P52, P53, P54, N20, N21 源極分別連接DNW的輸入電位AVSS ；
[0028]N20，N21具有邏輯電位相反的輸入信號(hào)；
[0029]其中，P50柵極連接P51漏極，P50漏極連接P52源極，P51柵極連接P50漏極，P51漏極連接P53源極，P52、P53柵極互連，P52漏極連接N20漏極，P53漏極連接N21漏極，N20、N21源極互連；
[0030]P50和P52連接點(diǎn)電位為B電位，P51和P53的連接點(diǎn)電位為A電位(也稱A連接節(jié)點(diǎn)電位)，A點(diǎn)電位經(jīng)驅(qū)動(dòng)器后的電位為C電位(也稱C連接節(jié)點(diǎn)電位)，C電位連接P54柵極，P54漏極連接A電位；
[0031]P54漏極經(jīng)N阱結(jié)構(gòu)進(jìn)行電平轉(zhuǎn)換后輸出電位V0UT。
[0032]如圖4所示，其中，N阱結(jié)構(gòu)跨接于A電位和B電位間，包括若干個(gè)N管:N1，N2，……Nn，Nn+1,以及一 P管，第一個(gè)N管N1源極連接電位B (也稱B連接節(jié)點(diǎn)電位)，N1柵極連接N1的輸入電位，N1漏極連接N2管源極，N2源極連接N1漏極，N2柵極連接N1輸入電位，......，Nn源極連接Nn-Ι漏極，Nn柵極連接Nn輸入電位，Nn漏極連接Nn+1漏極，Nn+1
柵極連接Nn輸入電位，Nn+1漏極連接Nn漏極；
[0033]所述P1管源極連接Nn-Ι源極，漏極連接I_biasp，柵極連接PL0WB。其中，I_biasp為偏置電流輸入端，PL0WB是電路中的B節(jié)點(diǎn)經(jīng)過INV后的輸出。
[0034]如圖3和4所不，IN+和IN-是邏輯電位相反的輸入/[目號(hào)，其電平轉(zhuǎn)換過程如下:
[0035]當(dāng)IN+為1，IN-為0時(shí)，M3導(dǎo)通，M0關(guān)斷，此時(shí)A端將被拉至高電位VDD12，則經(jīng)過一個(gè)INV后C端電壓是VDD9。由于M2，M6的電壓嵌位作用，B最低將被拉至VDD9，則經(jīng)過一個(gè)INV后PL0WB端電壓是VDD12。此時(shí)M13導(dǎo)通，而與M13的drain端(漏極)連接的N阱結(jié)構(gòu)模塊，PL0WB端電壓是VDD12，M0關(guān)斷，而且VDD12的電壓沒達(dá)到導(dǎo)通M7M8M9M11這條通路的電位，M6也處于關(guān)斷狀態(tài)，則圖A的輸出OUT上拉通路導(dǎo)通，下拉通路關(guān)斷，被上拉通路Ml3拉至VDD12。
[0036]當(dāng)IN+為0，IN-為1時(shí)，M3關(guān)斷，M0導(dǎo)通，此時(shí)B端將被拉至高電位VDD12，則經(jīng)過一個(gè)INV后PL0WB端電壓是VDD9。由于M2，M6的電壓嵌位作用，A最低將被拉至VDD9，則經(jīng)過一個(gè)INV后C端電壓是VDD12。此時(shí)M13關(guān)斷。而與M13的drain端(漏極)連接的N阱結(jié)構(gòu)模塊，PL0WB端電壓是VDD9，M0導(dǎo)通，偏置電流將在Mil的gate上產(chǎn)生足夠的電壓，使M6導(dǎo)通，M6尺寸較大，將輸出端電位快速下拉，則圖A的輸出OUT上拉通路關(guān)斷，下拉通路導(dǎo)通，V0UT被拉至負(fù)電位。
[0037]本實(shí)用新型實(shí)施例的電平轉(zhuǎn)換電路，通過N阱轉(zhuǎn)換結(jié)構(gòu)，采用隔離性低壓NM0S的串聯(lián)來實(shí)現(xiàn)耐高壓，并在負(fù)電壓時(shí)floating的DNW實(shí)現(xiàn)了與PSUB的隔離，阻斷寄生d1de的產(chǎn)生，從而實(shí)現(xiàn)了覆蓋正電壓域到負(fù)電壓域的電平轉(zhuǎn)換，該電路可實(shí)現(xiàn)任意輸入電壓的電平轉(zhuǎn)換，工藝簡(jiǎn)單，且實(shí)現(xiàn)成本低廉。
[0038]以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出，對(duì)于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本實(shí)用新型原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種電平轉(zhuǎn)換電路，其特征在于，所述電平轉(zhuǎn)換電路包括:
P50, P51, P52, P53, P54, N20, N21 ;其中，P50，P51, P52, P53, P54, N20, N21 源極分別連接電壓AVSS ； N20, N21具有邏輯電位相反的輸入信號(hào)； P50柵極連接P51漏極，P50漏極連接P52源極，P50源極連接電源電壓； P51柵極連接P50漏極，P51漏極連接P53源極，P52、P53柵極互連，P52漏極連接N20漏極，P53漏極連接N21漏極，N20、N21源極互連； P50和P52連接點(diǎn)電位為電位B，P51和P53的連接點(diǎn)電位為電位A，電位A經(jīng)驅(qū)動(dòng)器后的電位為電位C ; P54柵極連接電位C，P54源極連接電源電壓，P54漏極連接電位A，P54漏極輸出電位經(jīng)N阱結(jié)構(gòu)進(jìn)行電平轉(zhuǎn)換后輸出電位VOUT。
2.根據(jù)權(quán)利要求1所述的電平轉(zhuǎn)換電路，其特征在于，所述N阱結(jié)構(gòu)跨接于電位A和電位B間,包括:若干個(gè)N管:N1，N2，......Nn，Nn+l，以及一 P管Pl，第一個(gè)N管NI源極連接電位B，NI柵極連接NI的輸入電位，NI漏極連接N2管源極，N2源極連接NI漏極，N2柵極連接NI輸入電位，......，Nn源極連接Nn-1漏極，Nn柵極連接Nn輸入電位，Nn漏極連接Nn+1漏極，Nn+1柵極連接Nn輸入電位，Nn+1漏極連接Nn漏極； 所述Pl管源極連接Nn-1源極，漏極連接I_biasp，柵極連接PLOWB。
【文檔編號(hào)】H03K19/0185GK204103893SQ201420613798
【公開日】2015年1月14日 申請(qǐng)日期:2014年10月22日 優(yōu)先權(quán)日:2014年10月22日
【發(fā)明者】肖晗, 符志崗, 朱同祥, 歐新華, 孫志斌, 陳敏, 袁瓊 申請(qǐng)人:上海芯導(dǎo)電子科技有限公司