專利名稱：帶清除pll的直接數(shù)字合成器驅(qū)動pll頻率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及頻率合成器。具體而言，本發(fā)明涉及一種頻率合成新穎的和經(jīng)過改進(jìn)方法和裝置，它將直接數(shù)字合成器與一個或多個鎖相環(huán)路連在一起使用。
背景技術(shù)：
傳統(tǒng)的頻率合成可以通過將直接數(shù)字合成器與一個鎖相環(huán)路連用來實現(xiàn)。直接數(shù)字合成器(DDS)可以用來向鎖相環(huán)路提供環(huán)路基準(zhǔn)信號。在理想情況下，鎖相環(huán)路(PLL)被設(shè)計成抑制DDS基準(zhǔn)信號中的尖峰脈沖(spur)、工作于寬頻范圍內(nèi)并實現(xiàn)快速的穩(wěn)定時間(settling time)。但是，只將一個PLL與DDS連用來實現(xiàn)全部上述目標(biāo)可能有困難。針對快速穩(wěn)定在新頻率上的目的而設(shè)計的PLL常常無法抑制DDS基準(zhǔn)信號上大范圍的尖峰脈沖?？s短頻率穩(wěn)定時間與提高抑制尖峰脈沖能力在PLL器件設(shè)計中是相互矛盾的。
DDS基準(zhǔn)信號是一種數(shù)字周期信號，其頻率可以在給定頻帶內(nèi)微調(diào)。通過首先在符合采樣理論的較高速率下累積相位，然后利用查詢表將相位轉(zhuǎn)化為周期波形并利用數(shù)字-模擬轉(zhuǎn)換器將周期波形最終的數(shù)字形式轉(zhuǎn)換為模擬信號，由此生成了DDS基準(zhǔn)信號。但是DDS基準(zhǔn)信號中可能會包含因量化誤差和截斷引起的尖峰脈沖以及由熱效應(yīng)和半導(dǎo)體效應(yīng)引起的噪聲。
DDS產(chǎn)生的模擬信號是PLL的基準(zhǔn)頻率源。PLL被設(shè)計成可輸出其頻率分辨率等于基準(zhǔn)頻率的多個頻率。通過改變環(huán)路除數(shù)值，以額定DDS基準(zhǔn)頻率增量粗調(diào)輸出頻率。通過改變DDS輸出頻率，即鎖相環(huán)路基準(zhǔn)頻率源，可以對頻率進(jìn)行微調(diào)。微調(diào)增量等于DDS輸出頻率的分辨率乘以環(huán)路除數(shù)值。
鎖相環(huán)路的性能與幾個因素有關(guān)，他們包括(1)基準(zhǔn)信號的頻率；(2)將輸出頻率分頻為基準(zhǔn)頻率所需的除數(shù)大??；以及(3)環(huán)路濾波器的帶寬?；鶞?zhǔn)信號頻率代表了頻率分辨率，或者說是環(huán)路步進(jìn)的間距，也就是說基準(zhǔn)頻率越小，頻率分辨率越高。環(huán)路除數(shù)的大小對環(huán)路的噪聲性能有很大的影響?；鶞?zhǔn)信號中的任何相位噪聲或雜散噪聲出現(xiàn)在環(huán)路輸出中時其幅度等于原始幅度與環(huán)路除數(shù)之積。環(huán)路濾波器的帶寬一般是基準(zhǔn)頻率的5％-10％或者更小，它對環(huán)路的新頻率穩(wěn)定時間有的影響。因此環(huán)路濾波器的帶寬越窄，環(huán)路穩(wěn)定至新頻率的速度越慢。
傳統(tǒng)的DDS驅(qū)動PLL合成器可以在高的頻率分辨率和高的頻譜純度下合成信號。環(huán)路帶寬設(shè)計成較窄的PLL從DDS基準(zhǔn)信號中抑制噪聲和尖峰脈沖并生成高的頻譜純度的信號。在題為“直接數(shù)字合成驅(qū)動鎖相環(huán)路頻率合成器”的美國專利No.4,965,533和題為“帶硬限幅器的直接數(shù)字合成驅(qū)動鎖相環(huán)路頻率合成器”的美國專利No.5,028,887中給出了DDS驅(qū)動PLL合成器的實際例子，這兩項專利已經(jīng)轉(zhuǎn)讓給了本發(fā)明的受讓人并作為參考文獻(xiàn)包含在這里。但是為獲得高純頻譜信號而采用的窄帶寬環(huán)路往往會延長頻率穩(wěn)定時間。在傳統(tǒng)的DDS驅(qū)動PLL合成器中，快速的穩(wěn)定時間與高純頻譜分量是設(shè)計中相互矛盾的。
因此本發(fā)明的一個目標(biāo)就是提供一種經(jīng)過改進(jìn)的新穎的直接數(shù)字合成器驅(qū)動鎖相頻率合成器，它在生成高純頻譜的同時實現(xiàn)了快速穩(wěn)定時間。
本發(fā)明的另一個目標(biāo)是提供一種經(jīng)過改進(jìn)的新穎的直接數(shù)字合成器驅(qū)動鎖相頻率合成器，它無需采用數(shù)字-模擬轉(zhuǎn)換器。
本發(fā)明進(jìn)一步的目標(biāo)是采用切換機(jī)制來縮短經(jīng)過改進(jìn)的直接數(shù)字合成器驅(qū)動鎖相頻率合成器的穩(wěn)定時間。

發(fā)明內(nèi)容
一種改進(jìn)的頻率合成器采用一對鎖相環(huán)路電路來處理數(shù)字方式產(chǎn)生的模擬信號。直接數(shù)字合成器(DDS)是一種產(chǎn)生數(shù)字基準(zhǔn)信號的方法。通過首先在符合采樣理論的較高速率下累積相位，然后利用查詢表將相位轉(zhuǎn)化為周期波形并利用數(shù)字-模擬轉(zhuǎn)換器將周期波形最終的數(shù)字化形式轉(zhuǎn)換為模擬信號，DDS由此生成了數(shù)字化的周期頻率。
在第一實施例中，與DDS頻率源耦合的第一或清除PLL清除基準(zhǔn)頻率附近的鄰近噪聲。由于清除PLL固有的跟蹤所提供基準(zhǔn)頻率的特性，所以與傳統(tǒng)的濾波器設(shè)計相比它具有不少優(yōu)點。PLL的濾波能力取決于環(huán)路帶寬的大小。較窄的PLL環(huán)路帶寬將在基準(zhǔn)頻率附近以更小的窗口濾波。典型的情況通過將環(huán)路除數(shù)值設(shè)定為基本上等于1，清除PLL產(chǎn)生接近或等同于輸入基準(zhǔn)頻率的輸出信號。不管其它傳統(tǒng)的合成器所需的附加濾波器工作情況如何，清除PLL都將提供純凈頻譜基準(zhǔn)信號。
第二或主要PLL電路接收來自清除PLL的純凈頻譜基準(zhǔn)信號并根據(jù)需要調(diào)節(jié)頻率。通過將環(huán)路除數(shù)值設(shè)定為遠(yuǎn)大于1，PLL電路以輸入基準(zhǔn)頻率增量調(diào)節(jié)輸出頻率。主要PLL接收的頻率控制輸入可以用來動態(tài)粗調(diào)輸出頻率。通過調(diào)節(jié)作為輸入至第一級PLL電路的DDS基準(zhǔn)頻率可以實現(xiàn)頻率微控。
本實施例鎖定在新信號上所需的總體穩(wěn)定時間取決于每個PLL的環(huán)路帶寬和每個PLL單獨發(fā)生失鎖于所提供信號的機(jī)率。清除PLL產(chǎn)生的輸出頻率非常匹配輸入的基準(zhǔn)頻率并且在運行期間一般不會失鎖。因此與清除PLL的窄環(huán)路帶寬對應(yīng)的較長穩(wěn)定時間對總體穩(wěn)定時間方程的貢獻(xiàn)并不大。當(dāng)進(jìn)行較大頻率調(diào)整時主要PLL一般會信號失鎖，通過選取較大的環(huán)路帶寬可以縮短主要PLL的穩(wěn)定時間。
通過采用兩個PLL電路大大縮短了本實施例的穩(wěn)定時間。對于一般只用一個PLL的傳統(tǒng)DDS驅(qū)動PLL合成器，其設(shè)計受到互斥鄰近濾波和快速頻率穩(wěn)定時間要求的限制。在本實施例中，清除PLL將鄰近濾波功能從快速頻率穩(wěn)定時間要求中分離出來并因此而增加了頻率合成器穩(wěn)定方程的附加自由度。本實施例的主要PLL不再需要完成鄰近濾波并可以設(shè)計成具有較快的頻率穩(wěn)定時間。
本實施例還可以用來簡化數(shù)字基準(zhǔn)頻率合成器的設(shè)計要求。典型的數(shù)字頻率合成器包括與數(shù)字-模擬轉(zhuǎn)換器(DAC)單元耦合的直接數(shù)字合成器(DDS)。本實施例也可以與不用DAC的頻率合成器一起工作。來自DDS累加器的最高有效位(MSB)代替所用的DAC輸出被直接提供給清除PLL。清除PLL的濾波質(zhì)量確保消除了DDS MSB信號上的諧波尖峰脈沖并產(chǎn)生正弦波信號。最終的正弦波信號很容易為主要PLL用來作進(jìn)一步信號處理。
另一個實施例采用切換裝置最大程度地縮短本發(fā)明中清除PLL貢獻(xiàn)的穩(wěn)定時間。該實施例利用功率分路器來產(chǎn)生數(shù)字方式發(fā)生的周期信號的第一和第二副本。第一復(fù)制周期信號提供給清除PLL和隨后用來選通經(jīng)過功率求和器裝置的信號的切換裝置并提供給主要PLL電路。該切換裝置響應(yīng)由切換控制電路產(chǎn)生的控制信號。
第二復(fù)制信號直接提供給能夠選通經(jīng)過求和器裝置的信號的切換裝置以及主要PLL電路。該切換裝置也響應(yīng)由切換控制電路產(chǎn)生的控制信號。
該切換實施例在穩(wěn)定至新頻率的過程中旁路清除PLL。通過消除清除PLL所貢獻(xiàn)的穩(wěn)定時間延遲，總體穩(wěn)定時間得到了縮短。當(dāng)頻率發(fā)生變化時，切換控制產(chǎn)生控制信號，該信號開啟與清除PLL相連的開關(guān)并關(guān)閉與第二復(fù)制周期信號相連的開關(guān)。一旦清除PLL穩(wěn)定在新頻率上，與清除PLL相連的開關(guān)就關(guān)閉而與第二復(fù)制周期信號相連的開關(guān)就開啟。
本發(fā)明的較佳實施例與已有技術(shù)相比有好幾個優(yōu)點。通過將一個PLL用作DDS基準(zhǔn)信號的“清除”濾波器而將第二個PLL用作頻率乘法器縮短了穩(wěn)定時間。清除PLL在持續(xù)跟蹤相位連續(xù)DDS輸出的同時清除了DDS尖峰脈沖。保持清除PLL與DDS輸出之間頻率和鎖相的不變使該環(huán)路的穩(wěn)定時間縮短至最小。與此同時，第二PLL以頻率乘法器的方式工作。增加第二PLL的環(huán)路帶寬可以獲得寬頻帶輸出以及快速的頻率切換特性。
附圖的簡要說明通過以下結(jié)合附圖對本發(fā)明的描述可以進(jìn)一步理解本發(fā)明的特征、目標(biāo)和優(yōu)點。在附圖中相同的部分用同一標(biāo)號表示。


圖1示出了已有技術(shù)的直接數(shù)字合成器(DDS)驅(qū)動鎖相環(huán)路(PLL)頻率合成器；圖2示出了帶清除PLL的DDS驅(qū)動(PLL)頻率合成器的本發(fā)明實施例；圖3示出了本發(fā)明DDS驅(qū)動PLL的第一替換實施例；以及圖4示出了本發(fā)明DDS驅(qū)動PLL的第二替換實施例。
實施發(fā)明的較佳方式本發(fā)明的較佳實施例與已有技術(shù)的頻率合成器相比有許多優(yōu)點。圖1示出了傳統(tǒng)的直接數(shù)字合成器(DDS)驅(qū)動鎖相環(huán)路(PLL)頻率合成器100的框圖。合成器100一般包括頻率合成器101和連用的鎖相環(huán)路電路(PLL)114以提供所需的合成輸出頻率124。
頻率合成器101一般由DDS102、數(shù)字-模擬轉(zhuǎn)換器(DAC)108、濾波器110和可選的分頻器112組成。在圖1的較佳實施例中，DDS 102由相位累積器104和正弦查詢表106組成。值得指出的是這里的DAC 108雖然位于DDS 102的外部，但是也可以將DAC 108包含在DDS 102的內(nèi)部。
在工作過程中，圖1中的DDS 102接收精密的頻率控制信號113，該信號決定了相位累加器104中累積的相位增量。累積的相位值以所提供的DDS時鐘速率輸出至存儲有正弦值的正弦查詢表(一般是只讀存儲器)。正弦查詢表106也以DDS時鐘速率向外部數(shù)字-模擬轉(zhuǎn)換器(DAC)108提供輸出信號。由正弦查詢表106產(chǎn)生的輸出信號是周期波形的數(shù)字形式。DAC 108將周期波形的數(shù)字形式轉(zhuǎn)換為輸出基準(zhǔn)信號，該信號的模擬幅度值代表了周期波形。最后由精密的頻率控制信號113改變DDS 102產(chǎn)生的基準(zhǔn)頻率信號。
PLL 114由鑒相器116、環(huán)路濾波器118、電壓控制振蕩器(VCO)120和環(huán)路分頻器122組成。鑒相器116的輸出與一般為運算放大濾波器的環(huán)路濾波器118的輸入耦合。環(huán)路濾波器118的輸出與VCO 120的控制輸入耦合。VCO 120的輸出作為鎖相環(huán)路輸出信號提供并反饋至環(huán)路分頻器122的輸入。環(huán)路分頻器122的輸出與鑒相器116的另一個輸入端耦合。
作為比較器裝置，鑒相器116將DDS電路提供的基準(zhǔn)信號與經(jīng)過除法處理后的環(huán)路輸出信號進(jìn)行比較。鑒相器116對DDS電路系統(tǒng)的基準(zhǔn)信號與經(jīng)過除法處理的環(huán)路輸出信號之間的頻率差作出響應(yīng)以產(chǎn)生頻率調(diào)諧控制信號，其電平正比于比較信號的頻率差分。
環(huán)路濾波器118用作調(diào)諧控制信號濾波器。環(huán)路濾波器118接收頻率調(diào)諧控制信號并對其進(jìn)行濾波，隨后向VCO 120的電壓控制輸入提供VCO控制信號。
VCO 120用作響應(yīng)于VCO控制信號而產(chǎn)生環(huán)路輸出信號的頻率生成裝置。具體而言，VCO 120響應(yīng)輸入VCO控制信號電平的變化而改變環(huán)路輸出信號的頻率。根據(jù)高純頻譜的需要，可以采用諸如電壓控制晶體振蕩器(VCXO)之類的高質(zhì)量電壓控制振蕩器(VCO)作為VCO 120。VCO控制信號提供給了VCO 120的電壓控制輸入。
環(huán)路分頻器122與VCO 120的輸出耦合從而接收環(huán)路輸出信號。環(huán)路分頻器122用作環(huán)路分頻器裝置，它接收環(huán)路輸出信號并產(chǎn)生經(jīng)過除法處理的環(huán)路信號，該信號的頻率等于環(huán)路輸出信號的頻率除以N。環(huán)路信號提供給鑒相器116的另一個輸入端并且其頻率的等于或接近輸入值。環(huán)路分頻器122響應(yīng)粗略的頻率控制信號126以設(shè)定整數(shù)分頻器的數(shù)值，環(huán)路輸出信號頻率被該數(shù)值相除之后反饋至鑒相器116。改變環(huán)路分頻器122的環(huán)路除數(shù)值N有效增大了鑒相器116檢測的頻率差分中的差值并引起精密輸出頻率124的頻率變化。來自PLL 114中VCO 120的最終輸出信號124是一種頻譜純凈的基準(zhǔn)信號，其頻率增加的步距正比于環(huán)路除數(shù)值N。
如圖1所示，只用一個PLL 114的傳統(tǒng)合成器必需在穩(wěn)定時間與頻譜純度之間作出平衡以產(chǎn)生所需的輸出信號124。穩(wěn)定時間(即PLL改變頻率所需時間)和信號頻譜純度取決于PLL 114的環(huán)路帶寬。例如，增加PLL 114的環(huán)路帶寬可以使PLL以及最終是整個合成器在相應(yīng)較短的時間間隔內(nèi)穩(wěn)定在新的頻率上。PLL的穩(wěn)定時間反比于環(huán)路帶寬。因此環(huán)路帶寬越寬，穩(wěn)定時間越快。
但是欲從合成器100獲得高純頻譜的輸出信號124要求PLL有相對較窄的環(huán)路帶寬。DDS 102一般在所生成的基準(zhǔn)頻率附近產(chǎn)生頻率尖峰脈沖。這些尖峰脈沖正比于PLL 114的環(huán)路除數(shù)大小得到加強并根據(jù)PLL環(huán)路帶寬的相對大小進(jìn)行濾波。根據(jù)低通濾波特性，較窄的環(huán)路帶寬將抑制PLL 114基準(zhǔn)頻率附近的尖峰脈沖。但是如果PLL 114的環(huán)路帶寬減少到消除DDS 102產(chǎn)生的附近尖峰脈沖的程度，則穩(wěn)定時間將延長。雖然具有寬環(huán)路帶寬的PLL將清除掉有噪聲的VCO(例如VCO 120)，但是它必需為窄帶，以清除DDS 102產(chǎn)生的噪聲。
如圖2所示，較佳實施例通過采用兩個分立的PLL解決了頻譜純度與穩(wěn)定時間之間的矛盾。第一或清除PLL 214被設(shè)計成“清除”或?qū)︻l率合成器202生成的輸入可變的基準(zhǔn)信號進(jìn)行濾波。清除PLL 214的環(huán)路帶寬設(shè)計得較窄并取較小的環(huán)路除數(shù)值。如上所述，環(huán)路帶寬設(shè)計得較窄的PLL生成的信號由于抑制了由頻率合成器202內(nèi)DDS 204產(chǎn)生的鄰近尖峰脈沖而具有較高的頻譜純度。諸如主要PLL 220之類的第二PLL具有較大的環(huán)路除數(shù)和較大的環(huán)路帶寬，可以用來在較短的穩(wěn)定時間間隔內(nèi)建立基準(zhǔn)頻率。與已有技術(shù)不同，這種設(shè)計無需為滿足頻譜純度要求而犧牲穩(wěn)定時間，反之也是如此。在較佳實施例中，穩(wěn)定時間和頻譜純度基本上是獨立參數(shù)，他們由合成器的設(shè)計者分別確定。
圖2示出了DDS驅(qū)動PLL頻率合成器200的示意性實施例。合成器200包括數(shù)字頻率合成器202、第一或清除PLL 214和第二或主要PLL 220。根據(jù)特殊的設(shè)計需要還可以增加共知的其它濾波器。
數(shù)字頻率合成器202由直接數(shù)字合成器(DDS)204、數(shù)字-模擬轉(zhuǎn)換器(DAC)206、濾波器208和可選的分頻器210構(gòu)成。數(shù)字合成器202用作可變基準(zhǔn)源裝置，它產(chǎn)生的頻率選自頻率各異的多個基準(zhǔn)頻率信號之一。
DDS 204提供了代表周期波形數(shù)字形式的輸出信號。DDS 204的部件和操作與圖1中的DDS 102相似。DDS 204響應(yīng)能夠改變輸出基準(zhǔn)信號頻率的精密頻率控制信號212。DDS 204進(jìn)一步響應(yīng)直接數(shù)字合成器(DDS)時鐘信號，內(nèi)部數(shù)字硬件受該信號驅(qū)動。直接數(shù)字合成器在本領(lǐng)域內(nèi)是人所共知的技術(shù)。
與DDS 204耦合的DAC 206將DDS 204輸出的周期波形的數(shù)字形式轉(zhuǎn)換為波形的模擬形式。DAC 206完成的數(shù)字-模擬轉(zhuǎn)換大大減少了DDS 204輸出信號上的量化誤差。
與DAC 206耦合的濾波器208一般抑制了DAC 206輸出信號上的寬帶噪聲。濾波器208所消除的噪聲通常落在隨后的第一PLL 214或第二PLL 220帶寬之外。作為一種選擇，濾波器208的輸出也可以提供給除數(shù)值為M的基準(zhǔn)頻率分頻器210。如果經(jīng)過可選的頻率分頻器210處理，則最終的周期輸出頻率以及信號附近的噪聲將以正比于預(yù)先確定的整數(shù)值M得以降低。
合成器202中的濾波器208或可選分頻器210向清除PLL 214的輸入提供輸出基準(zhǔn)信號。與圖1中的PLL 114不同，清除PLL 214的主要功能是用作低通濾波器，它可以跟蹤一段范圍內(nèi)的相位連續(xù)輸入頻率(例如由頻率合成器202生成)。對于給定的相位連續(xù)可變頻率輸入信號，清除PLL 214在保持鎖頻和鎖相的同時提供了頻譜純凈的輸出頻率。在示意性的實施例中，較低的頻率乘法運算基本上由清除PLL 214完成。
除了PLL環(huán)路除數(shù)和PLL環(huán)路帶寬不同之外，PLL 214的部件和操作與圖1中的PLL 214相似。由于頻率乘法功能主要由主要PLL 220完成，所以PLL 214的環(huán)路除數(shù)值(由圖1 PLL 114中的數(shù)值N表示)設(shè)定得較小，基本上接近于1。清除PLL 214環(huán)路分頻器數(shù)值響應(yīng)第一頻率控制信號216而設(shè)定。在示意性實施例中，清除PLL 214的輸出生成頻率接近輸入頻率的頻譜純凈的基準(zhǔn)信號。
清除PLL 214一般將環(huán)路帶寬設(shè)計得較窄。為了能基本上消除頻率信號合成器202生成的載波頻率(具體而言是由DDS 204生成)附近的所有鄰近噪聲，環(huán)路帶寬應(yīng)足夠的窄。與圖1頻率合成器100中的PLL 114之類的傳統(tǒng)的合成器PLL相比，清除PLL的環(huán)路帶寬明顯減小。帶寬的差別是因為采用清除PLL的合成器須提高頻譜純度所致。傳統(tǒng)的合成器中采用的單個PLL(例如圖1中的PLL 114)由于受穩(wěn)定時間延長的限制，帶寬一般不能選得較窄。
清除PLL 214的輸出信號在輸入主要PLL 220之前可以通過附加的濾波器218耦合。濾波器218用作進(jìn)一步提高了由PLL 214增強的基準(zhǔn)信號輸出的頻譜分量純度的裝置。示意性的濾波器218可以是本領(lǐng)域內(nèi)熟知的低通濾波器(LPF)或者帶通濾波器(BPF)。
濾波器218的輸出耦合至第二或主要PLL 220。通常情況下，PLL 220被用作產(chǎn)生環(huán)路輸出信號的頻率調(diào)諧裝置，該信號的頻率是輸入基準(zhǔn)信號頻率的整數(shù)倍。在本特定實施例中，主要PLL 220升高或倍增具有由DDS 202產(chǎn)生頻率的信號和由清除PLL 214提供的鄰近頻譜純度相乘。
PLL 220的部件除了下面兩處以外與清除PLL 214的相似。與清除PLL 216相比，主要PLL 220的環(huán)路除數(shù)和環(huán)路帶寬要大得多。
主要PLL 220中的環(huán)路除數(shù)值范圍與清除PLL 214的不同。在清除PLL 214中，環(huán)路除數(shù)值設(shè)定為接近于1以窄的環(huán)路帶寬和高純頻譜的輸出信號。清除PLL214主要被用作濾波器裝置而非頻率倍增裝置。但是為了使輸入頻率升高到較高的所需的輸出頻率，主要PLL 220需要遠(yuǎn)大于1的環(huán)路除數(shù)值。較佳實施例中的主要PLL主要用作頻率倍增裝置而非濾波器裝置。
在較佳實施例中，較高的頻率倍增可以通過設(shè)定較高的主要PLL環(huán)路除數(shù)值來實現(xiàn)。一般而言，隨著環(huán)路除數(shù)值的增加，PLL既增加頻率也增加噪聲。由于系統(tǒng)中的噪聲可能會達(dá)到難以承受的水平，所以這限制了普通合成器中的信號頻率倍增值(即環(huán)路除數(shù)值的大小)。但是在較佳實施例中，由于清除PLL提供了頻譜純凈的基準(zhǔn)信號，所以較大的環(huán)路除數(shù)不會使噪聲增加很多。
由于清除PLL 216消除了足夠多的鄰近噪聲，所以PLL 220的環(huán)路帶寬可以設(shè)定得較寬。主要PLL 222設(shè)計成用來完成頻率倍增并依賴于用作提高輸入信號頻譜純度的清除PLL 214。一般而言，與環(huán)路帶寬較小的類似PLL(例如清除PLL214或圖1中的主要PLL 114)比較，環(huán)路帶寬較大的PLL具有快得多的穩(wěn)定時間(即PLL鎖定到新頻率所需的時間)。具體而言，本發(fā)明的主要PLL所采用的較大環(huán)路帶寬使得它的穩(wěn)定時間與類似的主要PLL(例如圖1中合成器100所用環(huán)路帶寬較窄的PLL 114)的相比快了許多。因此本發(fā)明與傳統(tǒng)頻率合成器相比，從總體上講具有更快的穩(wěn)定時間。
在工作過程中，DDS通過以高于正弦波頻率的速率累積相位值產(chǎn)生給定頻率的數(shù)字化的周期波形，一般為正弦波。利用查詢表累積的相位被轉(zhuǎn)化成周期波形。利用數(shù)字-模擬轉(zhuǎn)換器將周期波形的最終數(shù)字形式轉(zhuǎn)換為模擬形式。
本發(fā)明較佳實施例的雜散性能分析起來比較容易。DDS輸出包括由輸出波形相位截斷、波形的幅度量化、DAC輸出的非線性以及采樣過程帶來的頻率混淆等導(dǎo)致的雜散信號。DDS中的相位噪聲取決于DDS時鐘信號的相位噪聲特性和包括DDS在內(nèi)的數(shù)字電路系統(tǒng)的噪聲特性。
清除PLL 214濾除DDS 202產(chǎn)生的信號中的鄰近頻率尖峰脈沖。通過將清除PLL 214的環(huán)路帶寬設(shè)計得非常窄，尖峰脈沖的典型諧波族得到急劇地抑制并且由清除PLL 214生成了頻譜純凈的信號。有關(guān)PLL環(huán)路帶寬對DDS基準(zhǔn)信號尖峰脈沖的抑制作用的其它細(xì)節(jié)和實例可參見前述的美國專利No.4,965,533。
如果DDS 202生成的基準(zhǔn)頻率信號的變化范圍不超出方程(1)所示的Δfpo，則清除PLL仍處于鎖定狀態(tài)并且只需很少的穩(wěn)定時間。當(dāng)保持鎖頻和鎖相狀態(tài)時清除PLL 214穩(wěn)定時間只包括相位截獲所需的時間延遲。增加處于鎖相狀態(tài)的清除PLL 214基本上不會使合成器的總體穩(wěn)定時間增加并且將會看到穩(wěn)定時間方程的調(diào)節(jié)自由度有所增強。下述方程描述了，包含數(shù)字相位或頻率檢測器(例如圖1中的鑒相器116)的PLL可以在“脫離”鎖頻狀態(tài)之前適應(yīng)頻率的最大變化量Δfpo＝1.8(2π)(δ+1)fn(1)這里
Δfpo為脫離頻率；δ為環(huán)路阻尼因子；以及fn為PLL固有頻率即使當(dāng)基準(zhǔn)頻率的變化大于Δfpo，利用清除PLL 214連同主要PLL 220也改善了合成器200的總體穩(wěn)定時間。清除PLL 214具有較小的環(huán)路除數(shù)值并且PLL214的輸出頻率范圍基本上等于DDS 204的輸出帶寬。此外，清除PLL 214具有非常小的環(huán)路帶寬。較小的環(huán)路帶寬一般對應(yīng)與較長的頻率穩(wěn)定時間。但是在清除PLL 214中，由于頻率變化受到限制，所以相應(yīng)的穩(wěn)定時間即使有的話仍然較小。因此即使清除PLL 214失鎖并且必需重新獲取信號，獲取相位和頻率所需的時間延遲仍然較小。
在比較中，當(dāng)圖1所示合成器100必需失鎖和重新獲取DDS 102產(chǎn)生的基準(zhǔn)信號時，總體頻率時間延遲仍然較長。對于給定的與圖2中PLL 214相同的窄環(huán)路帶寬，圖1中的PLL 114利用大得多的環(huán)路除數(shù)才能產(chǎn)生同樣量級的寬頻范圍。當(dāng)PLL 114改變頻率時，除非設(shè)計者愿意犧牲頻譜純度，否則無法通過增加環(huán)路帶寬來改善穩(wěn)定時間。因此當(dāng)帶寬不變時頻率變化較大的PLL穩(wěn)定時間長于頻率變化較小的PLL穩(wěn)定時間。
圖2中合成器200示例的較佳實施例通過增加環(huán)路帶寬縮短了主要PLL 220的穩(wěn)定時間?，F(xiàn)在當(dāng)主要PLL 220失鎖時較大的環(huán)路帶寬明顯改善了穩(wěn)定時間并使加入清除PLL 214而增加復(fù)雜性或成本成為正當(dāng)理由。即使當(dāng)清除PLL 214失鎖時主要PLL 220中增加的穩(wěn)定時間也補償了任何穩(wěn)定時間的丟失。
采用清除PLL 214來生成高的頻譜純度的信號增加了穩(wěn)定時間方程中的自由度。與傳統(tǒng)的主要PLL器件相比，由于輸入基準(zhǔn)信號上的尖峰脈沖已經(jīng)被清除PLL極大地削弱，所以主要PLL 220可以取較大的環(huán)路帶寬。在主要PLL 220中將較大的環(huán)路除數(shù)與較大的環(huán)路帶寬結(jié)合使用可以使頻率合成器200在較寬的頻率范圍內(nèi)快速獲取信號鎖定。穩(wěn)定時間方程中所增加的靈活度提供了改善先前無法利用的合成器設(shè)計的手段。
在實踐中，傳統(tǒng)DDS驅(qū)動PLL合成器將較高頻譜純度與穩(wěn)定時間進(jìn)行折衷設(shè)計。因此通過傳統(tǒng)合成器穩(wěn)定時間與較佳實施例的簡單比較即可看出總體上的好處。例如，考慮圖1中的傳統(tǒng)DDS驅(qū)動PLL合成器100，其DDS部分產(chǎn)生1 MHz的基準(zhǔn)頻率，主要PLL 114環(huán)路除數(shù)等于1000并且Δfpo＝25 kHz。這種合成器的穩(wěn)定時間主要取決于主要PLL，對于25 Mhz的跳躍穩(wěn)定時間約為5毫秒。
在較佳實施例中，圖2“清除”PLL 214的環(huán)路帶寬至少與圖1主要PLL 114的一樣窄。在圖2增加的主要PLL 220中，環(huán)路帶寬明顯大于圖1主要PLL 114的帶寬。考慮DDS驅(qū)動PLL頻率合成器200如下的情形，DDS部分產(chǎn)生1 MHz的基準(zhǔn)頻率，清除PLL環(huán)路除數(shù)為1，主要PLL環(huán)路分頻器等于1000并且兩個PLL的Δfpo＝25 kHz。在這種情況下，對于25 MHz的跳躍合成器的穩(wěn)定時間只有近似2毫秒。較佳實施例中主要PLL 220的較大環(huán)路帶寬與帶有環(huán)路帶寬較窄的主要PLL的傳統(tǒng)合成器相比明顯改善了頻率穩(wěn)定時間。如上所述，即使在頻率跳躍間隔大于Δfpo并且清除PLL失鎖時清除PLL對總體穩(wěn)定時間將貢獻(xiàn)小的延遲。
包含附加的清除PLL的DDS驅(qū)動PLL頻率合成器可以由幾種方式利用穩(wěn)定時間方程中增加的自由度。在實施例的第一中示意結(jié)構(gòu)中，主要PLL的環(huán)路除數(shù)設(shè)定為預(yù)先確定的數(shù)值以響應(yīng)第二頻率控制信號222。如圖2所示，清除PLL 214具有一個由第一頻率控制216設(shè)定為1的環(huán)路除數(shù)值和較小的環(huán)路帶寬。在另一種結(jié)構(gòu)中，清除PLL無需包含環(huán)路分頻器并且VCO的輸出直接耦合至鑒相器的輸入。圖2中與清除PLL 214耦合的主要PLL 220可以包含由第二頻率控制222置為固定在1000的較大環(huán)路除數(shù)和遠(yuǎn)大于清除PLL 214的環(huán)路帶寬。DDS 202響應(yīng)精密頻率控制212由DDS202提供的1 MHz的基準(zhǔn)頻率可以圍繞基準(zhǔn)頻率上下調(diào)節(jié)25 kHz。在這種情況下，最終的合成器由于PLL 214較窄的環(huán)路帶寬和其值為1的環(huán)路除數(shù)而具有較高頻譜純度，并且由于主要PLL 224較大的帶寬而具有較快的頻率切換時間。但是將輸入基準(zhǔn)頻率與主要PLL環(huán)路除數(shù)相乘得到的頻率輸出范圍將固定為50 MHz。
本發(fā)明的第二種結(jié)構(gòu)通過改變而非固定主要PLL 220中的環(huán)路除數(shù)值改進(jìn)了頻率范圍。與前面一樣，清除PLL 214包含基本上等于1的環(huán)路除數(shù)值和較小的環(huán)路帶寬。響應(yīng)的主要PLL 224包含較大的環(huán)路帶寬但是包括可變的環(huán)路除數(shù)。例如頻率控制222可以用來在100-200范圍內(nèi)改變主要PLL環(huán)路除數(shù)。DDS202提供的5 Mhz的基準(zhǔn)頻率響應(yīng)于用來圍繞基準(zhǔn)頻率上下調(diào)節(jié)25 kHz的精密頻率控制212。如上所述，最終的合成器由于PLL 214較窄的環(huán)路帶寬和其值為1的環(huán)路除數(shù)而具有較高頻譜純度，并且由于主要PLL 224較大的帶寬而具有較快的頻率切換時間?，F(xiàn)在該實施例將通過動態(tài)設(shè)定主環(huán)路除數(shù)而在更寬的頻率范圍內(nèi)起作用。輸出的頻率范圍從500 MHz到1 GHz并且平均穩(wěn)定時間約為2毫秒。
可變環(huán)路除數(shù)結(jié)構(gòu)的輸出信號還具有精密的頻率分辨率。主環(huán)路除數(shù)被用作頻率粗控而DDS頻率控制被用作在其間選擇所有的頻率。一般而言，輸出頻率的分辨率正比于DDS頻率分辨率與當(dāng)前環(huán)路除數(shù)值之積。包含32位累加器的典型DDS在主要PLL環(huán)路除數(shù)等于200時將產(chǎn)生0.93Hz分辨率的輸出頻率。較低的環(huán)路除數(shù)甚至可以進(jìn)行更精密的頻率分辨率調(diào)節(jié)。當(dāng)PLL環(huán)路除數(shù)設(shè)定為100時，頻率分辨率將提高至0.465Hz。
圖3示出了利用清除PLL 318來避免使用各種部件的本發(fā)明替換實施例的框圖。在圖3中，合成器300包括頻率合成器302、清除PLL 318和初級324。
在該實施例中，合成器304包括DDS 304、濾波器314和可選的分頻器316。特殊之處是如果采用清除PLL則DDS 304只需操作相位累加器306。在本實施方案中，無需諸如圖1中正弦查詢表之類的正弦查詢表和諸如圖1中DAC 108之類的數(shù)字-模擬轉(zhuǎn)換器。相位累加器306以DDS時鐘速率接收決定累加相位增量的數(shù)字精密頻率控制信號。最高有效位(MSB)或者溢出位310在提供給清除PLL318之前傳送至濾波器314和可選的分頻器裝置316。
MSB 310通過濾波器314或者可選分頻器316耦合至包含與圖1中清除PLL214在元件和操作上相似的清除PLL 318。盡管在實際在正弦波中可能發(fā)生失真，但是MSB 310產(chǎn)生的輸入信號清楚地指示了合成周期信號幅度變化的時刻。PLL 318中的鑒相器響應(yīng)MSB 310的變化。清除PLL 318有效地接收MSB 310產(chǎn)生的輸入信號并檢測“矩形波”或截取的正弦波。可能存在的相位誤差由清除PLL 318的窄帶特性校正。清除PLL 318最終的輸出信號為正弦波。
清除PLL 318的輸出耦合至主要PLL 324并在它們之間可以有濾波器322。主要PLL 324被用作產(chǎn)生具有周期性頻率的環(huán)路輸出信號的頻率調(diào)諧裝置，其周期頻率是輸入基準(zhǔn)信號的整數(shù)倍。主要PLL 324的部件和操作與圖2中所示的主要PLL 214相同。
清除PLL 318只用MSB 310就有效地產(chǎn)生了正弦波信號。清除PLL 318產(chǎn)生的正弦波有效驅(qū)動主要PLL 324中的鑒相器。因此該實施例避免使用了諸如圖1中正弦查詢表之類的正弦查詢表和諸如圖1中DAC 108之類的數(shù)字-模擬轉(zhuǎn)換器。利用MSB 306產(chǎn)生的基準(zhǔn)信號加上清除PLL 318具有較低成本和降低復(fù)雜性的優(yōu)點。
圖4示出了另一替換實施例的框圖，其中將清除PLL與開關(guān)裝置連用的DDS驅(qū)動PLL頻率合成器可以用來進(jìn)一步改善切換頻率時的總體穩(wěn)定時間。在圖4中，頻率合成器400包括DDS 402、數(shù)字-模擬轉(zhuǎn)換器(DAC)404、濾波器裝置406、功率分路器408、清除PLL濾波器410、開關(guān)SW1 414、開關(guān)SW2 412、開關(guān)控制裝置416、加法器418和主要PLL 420。
直接數(shù)字合成器(DDS)402的用作產(chǎn)生選定其中一個基準(zhǔn)頻率信號的可變基準(zhǔn)源裝置。DDS 402的操作和部件與圖2中所示的DDS 204相同。DDS 402的輸出耦合至操作上與圖2中DAC 206相似的DAC 404。
DDS 402產(chǎn)生的信號的頻譜純度可以選用濾波器406來加強。DAC 404的輸出耦合至濾波器406以在沒有清除PLL 410時減少寬帶噪聲并改善信號質(zhì)量。
DAC 404或者可選濾波器406的輸出耦合至將信號分配給兩個獨立支路的功率分路器408的輸入。分路器裝置408的第一分支輸出耦合至清除PLL 410。清除PLL 410的操作和部件與圖2所示的清除PLL 214相似。開關(guān)414響應(yīng)開關(guān)控制裝置416并接收來自清除PLL 410的輸出。來自開關(guān)414的最終輸出耦合至加法器418的一個輸入上。
分路器裝置408的第二支路輸出耦合至開關(guān)412。開關(guān)412的輸出隨后耦合至加法器418的第二輸入。加法器418的輸出隨后提供給主要PLL 420。
本實施例描述了開關(guān)技術(shù)以在切換頻率時進(jìn)一步縮短本發(fā)明的穩(wěn)定時間。在切換頻率之前，開關(guān)控制裝置416將關(guān)閉開關(guān)412并開啟414。在頻率變化之后，開關(guān)控制裝置416將使清除PLL 410延遲一預(yù)先確定的時間以鎖定在新的頻率上。一旦清除PLL 410鎖定在新頻率上，開關(guān)控制裝置416將關(guān)閉開關(guān)414并開啟開關(guān)412。比較好的是在開關(guān)412與414之間采用先通后斷技術(shù)以使切換噪聲和信號非連續(xù)性最小。
這種開關(guān)技術(shù)通過旁路PLL 410基本上縮短了清除PLL引入的穩(wěn)定時間。在該實施例中，總體頻率切換時間僅限于主要PLL 420的穩(wěn)定時間。值得指出的是雖然開關(guān)414仍處于開啟狀態(tài)而開關(guān)412處于關(guān)閉狀態(tài)，但是仍然有雜散信號從加法器418輸出至主要PLL 420。典型的情況是，傳送的雜散信號被限制在主要PLL 420環(huán)路帶寬內(nèi)并且具有最短的期間。
上面對本發(fā)明較佳實施例的描述使得本領(lǐng)域內(nèi)的普通技術(shù)人員得以利用本發(fā)明。對于他們來說無需創(chuàng)造性的勞動即可對本發(fā)明作出各種修改。所以本發(fā)明的范圍和精神由下面所附權(quán)利要求限定。
權(quán)利要求
1.一種頻率合成器，其特征在于包括用于以數(shù)字方式產(chǎn)生可變頻率信號的頻率源；具有第一預(yù)先確定的環(huán)路帶寬并與所述頻率源耦合的第一鎖相環(huán)路電路；以及具有大于所述第一預(yù)先確定環(huán)路帶寬的第二預(yù)先確定環(huán)路帶寬并與所述第一鎖相環(huán)路電路耦合的第二鎖相環(huán)路電路。
2.如權(quán)利要求1所述的頻率合成器，其特征在于所述頻率源包括直接數(shù)字合成器；與所述直接數(shù)字合成器耦合的數(shù)字-模擬轉(zhuǎn)換器；以及與所述數(shù)字-模擬轉(zhuǎn)換器耦合的濾波器。
3.如權(quán)利要求2所述的頻率合成器，其特征在于所述頻率源進(jìn)一步包括與所述濾波器耦合的頻率分頻器。
4.如權(quán)利要求1所述的頻率合成器，其特征在于進(jìn)一步包含位于所述第一和第二鎖相環(huán)路電路之間的濾波器。
5.如權(quán)利要求2所述的頻率合成器，其特征在于所述直接數(shù)字合成器包括數(shù)字累加器；以及存儲預(yù)先確定的幅度值組并與所述累加器耦合的存儲器。
6.如權(quán)利要求1所述的頻率合成器，其特征在于所述第一鎖相環(huán)路電路包括與所述頻率源耦合的鑒相器；與所述鑒相器耦合的環(huán)路濾波器；以及與所述環(huán)路濾波器、所述鑒相器和所述第二鎖相環(huán)路電路耦合的電壓控制振蕩器。
7.如權(quán)利要求6所述的頻率合成器，其特征在于所述第一鎖相環(huán)路電路進(jìn)一步包括位于所述電壓控制振蕩器與所述鑒相器之間的頻率分頻器。
8.如權(quán)利要求1所述的頻率合成器，其特征在于所述第二鎖相環(huán)路電路包括與所述頻率源耦合的鑒相器；與所述鑒相器耦合的環(huán)路濾波器；與所述環(huán)路濾波器和所述第二鎖相環(huán)路電路耦合的電壓控制振蕩器；以及與所述電壓控制振蕩器和所述鑒相器耦合的頻率分頻器。
9.如權(quán)利要求1所述的頻率合成器，其特征在于所述頻率源包括數(shù)字累加器；以及與所述累加器耦合的濾波器。
10.如權(quán)利要求9所述的頻率合成器，其特征在于進(jìn)一步包含位于所述第一和第二鎖相環(huán)路電路之間的濾波器。
11.如權(quán)利要求2所述的頻率源，其特征在于進(jìn)一步包括位于所述濾波器與所述第一鎖相環(huán)路電路之間的功率分路器，所述功率分路器具有一個輸入與第一和第二輸出，所述功率分路器的輸入與所述濾波器的輸出耦合而所述功率分路器的第一輸出與所述第一鎖相環(huán)路電路耦合；位于所述第一鎖相環(huán)路電路與所述第二鎖相環(huán)路電路之間的第一開關(guān)，響應(yīng)于第一開關(guān)控制信號；位于所述第一開關(guān)與所述第二鎖相環(huán)路電路之間的加法器，所述加法器具有第一和第二輸入以及輸出，所述加法器第一輸入與所述第一開關(guān)耦合而所述加法器輸出與所述第二鎖相環(huán)路電路耦合；以及與所述功率分路器第二輸出和所述加法器第二輸入耦合的第二開關(guān)，響應(yīng)于第二開關(guān)控制信號。
12.如權(quán)利要求11所述的頻率合成器，其特征在于進(jìn)一步包含具有分別與所述第一和第二開關(guān)耦合的第一和第二輸出的開關(guān)控制電路。
13.如權(quán)利要求12所述的頻率合成器，其特征在于所述開關(guān)控制電路產(chǎn)生提供給所述第一和第二開關(guān)的第一和第二對開關(guān)控制信號，所述第一和第二開關(guān)響應(yīng)于所述第一對開關(guān)控制信號以關(guān)閉所述第二開關(guān)并開啟所述第一開關(guān)，并響應(yīng)于所述第二對開關(guān)控制信號以關(guān)閉所述第一開關(guān)而開啟所述第二開關(guān)。
14.如權(quán)利要求13所述的頻率合成器，其特征在于所述第一和第二開關(guān)響應(yīng)于所述第一對開關(guān)控制信號，先關(guān)閉所述第二開關(guān)然后開啟所述第一開關(guān)。
15.如權(quán)利要求13所述的頻率合成器，其特征在于所述第一和第二開關(guān)響應(yīng)所述第二對開關(guān)控制信號，先關(guān)閉所述第一開關(guān)然后開啟所述第二開關(guān)。
16.一種頻率合成的方法，其特征在于包括以下步驟以數(shù)字方式產(chǎn)生可變頻率信號；在具有第一預(yù)先確定環(huán)路帶寬的第一鎖相環(huán)路電路中對所述可變頻率信號進(jìn)行濾波；以及在具有大于所述第一預(yù)先確定環(huán)路帶寬的第二預(yù)先確定環(huán)路帶寬的第二鎖相環(huán)路電路內(nèi)倍增所述可變頻率信號的頻率。
17.如權(quán)利要求16所述的頻率合成方法，其特征在于產(chǎn)生所述信號的步驟進(jìn)一步包括以下步驟產(chǎn)生對時間的周期信號的數(shù)字幅度值；將所述數(shù)字幅度值轉(zhuǎn)化為頻率、相位和幅度特定的模擬信號；以及從所述模擬信號中濾去雜散信號。
18.如權(quán)利要求17所述的頻率合成方法，其特征在于進(jìn)一步包括以預(yù)先確定的除數(shù)值對所述模擬信號進(jìn)行分頻的步驟。
19.如權(quán)利要求16所述的頻率合成方法，其特征在于濾波的步驟進(jìn)一步包括用帶通或低通濾波器中的一個對所述可變頻率信號進(jìn)行濾波的步驟。
20.如權(quán)利要求17所述的頻率合成方法，其特征在于產(chǎn)生數(shù)字幅度值的步驟進(jìn)一步包括以下步驟在存儲單元內(nèi)累加所述周期信號的相位變化；以及根據(jù)所述累加的相位變化從預(yù)先確定的幅度值組選定瞬時幅度值。
21.如權(quán)利要求16所述的頻率合成方法，其特征在于所述濾波步驟進(jìn)一步包括以下步驟測量所述可變頻率信號與反饋信號之間的相位差；提供對應(yīng)所述測量相位差的誤差信號；利用環(huán)路濾波器對所述誤差信號進(jìn)行濾波；響應(yīng)于經(jīng)過濾波的誤差信號產(chǎn)生模擬周期信號；以及通過將所述模擬周期信號頻率除以接近于1的第一預(yù)先確定除數(shù)值產(chǎn)生所述反饋信號。
22.如權(quán)利要求16所述的頻率合成方法，其特征在于乘法步驟進(jìn)一步包括以下步驟測量所述可變頻率信號與反饋信號之間的相位差；提供對應(yīng)所述測量相位差的誤差信號；利用環(huán)路濾波器對所述誤差信號進(jìn)行濾波；響應(yīng)于經(jīng)過濾波的誤差信號產(chǎn)生模擬周期信號；以及通過將所述模擬周期信號頻率除以大于1的第二預(yù)先確定除數(shù)值產(chǎn)生所述反饋信號。
23.如權(quán)利要求17所述的頻率合成方法，其特征在于產(chǎn)生對時間的信號的數(shù)字幅度值的步驟進(jìn)一步包括以下步驟利用預(yù)先確定的數(shù)據(jù)比特數(shù)累加所述周期信號的相位變化作為在存儲單元內(nèi)的一個值；以及從所述存儲單元內(nèi)選定表示模擬信號幅度變化的最高有效位。
全文摘要
本發(fā)明提供一種頻率合成器,其特征在于包括:用于以數(shù)字方式產(chǎn)生可變頻率信號的頻率源;具有第一預(yù)先確定的環(huán)路帶寬并與所述頻率源耦合的第一鎖相環(huán)路電路;以及具有大于所述第一預(yù)先確定環(huán)路帶寬的第二預(yù)先確定環(huán)路帶寬并與所述第一鎖相環(huán)路電路耦合的第二鎖相環(huán)路電路。
文檔編號H03L7/18GK1178613SQ96192618
公開日1998年4月8日 申請日期1996年3月8日 優(yōu)先權(quán)日1995年3月16日
發(fā)明者R·P·吉爾默 申請人:夸爾柯姆股份有限公司