專利名稱：縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，特別是指一種在時(shí)脈產(chǎn)生器與電子元件之間設(shè)置一鎖相回路與相關(guān)的延遲元件，用以調(diào)整并縮減時(shí)脈信號(hào)CLK傳遞至電子元件的時(shí)間延遲在一定的標(biāo)準(zhǔn)值內(nèi)的裝置。
現(xiàn)有的傳統(tǒng)時(shí)脈產(chǎn)生器經(jīng)一緩沖器將時(shí)脈信號(hào)電連接到不同類型電子元件的電路，乃如

圖1所示，其中時(shí)脈產(chǎn)生器10經(jīng)一緩沖器12將產(chǎn)生的時(shí)脈信號(hào)CLK電連接至各種不同類型的電子元件D1～D5(如CPU、存儲(chǔ)器等，需要以所接受的時(shí)脈信號(hào)CLK當(dāng)作其工作其頻率)，圖中電子元件D3、D4、D5距離時(shí)脈產(chǎn)生器10遠(yuǎn)較電子元件D1、D2長許多，其中電子元件D3直接與時(shí)脈產(chǎn)生器10電連接，而電子元件D4、D5則是通過擴(kuò)展接口11轉(zhuǎn)接接至該時(shí)脈產(chǎn)生器10；此種表示方式，主要是為了在假設(shè)單位阻抗相同的連線中，突顯出由時(shí)脈產(chǎn)生器10產(chǎn)生的時(shí)脈信號(hào)CLK傳輸至電子元件D3、D4、D5時(shí)，在整個(gè)傳輸路徑所遭受的總阻抗要比電子元件D1、D2大許多，相對地，在傳輸?shù)臅r(shí)間延遲上，電子元件D3、D4、D5亦要比電子元件D1、D2大許多。
但，當(dāng)上述傳輸延遲的時(shí)間超過一定值時(shí)，該時(shí)脈信號(hào)CLK將無法正常地使所控制的電子元件動(dòng)作，如圖2所示，其為一般電子元件受時(shí)脈信號(hào)CLK控制的相關(guān)波形示意圖，其中A所示為與時(shí)脈信號(hào)CLK同步的時(shí)脈信號(hào)B所示為控制電子元件動(dòng)作的信號(hào)，C所示為較時(shí)脈信號(hào)CLK時(shí)間延遲Δt的時(shí)脈信號(hào)；一般用來控制電子元件動(dòng)作的信號(hào)(如標(biāo)號(hào)B所示)包含有一段就緒時(shí)間ts及一段占用時(shí)間th，以上緣觸發(fā)為例，設(shè)計(jì)時(shí)即必須將時(shí)脈信號(hào)CLK的上緣信號(hào)(箭頭a所示)，設(shè)定落在上述信號(hào)的占用時(shí)間th內(nèi)，如圖2標(biāo)號(hào)A、B所示，以使電子元件正常工作，然而，由于該段占用時(shí)間th相當(dāng)短，約為2ns，故一旦發(fā)生時(shí)間延遲現(xiàn)象，如圖2標(biāo)號(hào)B、C所示，當(dāng)所延遲的時(shí)間Δt大于2ns時(shí)，則時(shí)脈信號(hào)CLK的上緣信號(hào)(箭頭C所示)將落于信號(hào)的占用時(shí)間th外，造成電子元件無法正常工作，而產(chǎn)生錯(cuò)誤。
本發(fā)明的主要目的在于提供一種縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其連接在時(shí)脈產(chǎn)生器與電子元件之間，用以調(diào)整并縮減時(shí)脈信號(hào)CLK傳遞至電子元件的時(shí)間延遲在一定的標(biāo)準(zhǔn)值內(nèi)，解決上述電子元件無法正常工作的問題。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，包含一鎖相回路，具有用以接收一時(shí)脈信號(hào)的第一輸入端至少一輸出端，連接至該鎖相回路的一輸出端的第二輸入端，以使該鎖相回路的輸出端輸出的時(shí)脈信號(hào)皆同步于其第一輸入端輸入的時(shí)脈信號(hào)；其中所述鎖相回路中的一個(gè)輸出端連接其第二輸入端的之間串聯(lián)一延遲元件，該輸出端輸出的時(shí)脈信號(hào)延遲一段時(shí)間或相位后再傳遞至第二輸入端，調(diào)整鎖相回路輸出端的時(shí)脈信號(hào)的時(shí)間或相位上皆領(lǐng)先第一輸入端輸入的時(shí)脈信號(hào)。
該鎖相回路含括有一比較裝置及一與該比較器串聯(lián)且具有至少一個(gè)輸出端的電壓控制振蕩器，該比較裝置包含有接收時(shí)脈信號(hào)第一輸入端，第二輸入端連接至該電壓控制振蕩器中的一個(gè)輸出端。
比較裝置為一比較器。
比較裝置為一相位檢波器。
延遲元件為一由電阻與電容組成的RC電路。
RC電路為可調(diào)整。
延遲元件為一延遲線。
延遲元件為一邏輯閘。
本發(fā)明連接在時(shí)脈產(chǎn)生器與電子元件之間，保證信號(hào)傳遞至電子元件的時(shí)間延遲在一定的標(biāo)準(zhǔn)值內(nèi)，而且確使電子元件能夠正常工作。
下面結(jié)合附圖和具體實(shí)施方案對本發(fā)明做進(jìn)一步的詳細(xì)說明。
圖1為傳統(tǒng)時(shí)脈產(chǎn)生器經(jīng)一緩沖器將時(shí)脈信號(hào)電連接至不同類型的電子元件的電路方塊示意圖。
圖2為一般電子元件受時(shí)脈信號(hào)控制的相關(guān)波形示意圖。
圖3為本發(fā)明調(diào)整裝置連接于時(shí)脈產(chǎn)生器與電子元件間的一供測試用較佳實(shí)施例電路示意圖。
圖4為圖3中調(diào)整裝置的詳細(xì)電路圖。
如圖1、2所示，其傳統(tǒng)時(shí)脈產(chǎn)生器經(jīng)一緩沖器將時(shí)脈信號(hào)連接至不同類型的電子元件的電路方塊示意圖和一般電子元件受時(shí)脈信號(hào)控制的相關(guān)波形示意圖，其構(gòu)成及缺點(diǎn)，已如前所述，此處不再重復(fù)敘述。
圖3為本發(fā)明調(diào)整裝置連接于時(shí)脈產(chǎn)生器與電子元件間的一供測試用較佳實(shí)施例電路示意圖，其中調(diào)整裝置14為一可調(diào)整，以用來縮減自時(shí)脈產(chǎn)生器10產(chǎn)生的時(shí)脈信號(hào)CLK傳遞至該電子元件16的時(shí)間延遲。
圖4為圖2的調(diào)整裝置的詳細(xì)電路圖，由圖示可知其包含一鎖相回路18及一延遲元件20，其中該鎖相回路18為一習(xí)知裝置，主要由一比較裝置22(比較器或相位檢波器)及利用變?nèi)荻O管(圖中未示)來調(diào)定振蕩頻率的電壓控制振蕩器24所組成，該鎖相回路18的功能是要造成一個(gè)可調(diào)頻率的振蕩器，以產(chǎn)生標(biāo)準(zhǔn)的頻率與相角，當(dāng)作參考點(diǎn)，然后振蕩器即擁有與標(biāo)準(zhǔn)頻率相同的精確度，亦即該鎖相回路18輸出的時(shí)脈信號(hào)Y1～Y4永遠(yuǎn)與輸入的時(shí)脈信號(hào)CLK同步；及該延遲元件20的主要作用處理鎖相回路18，其一輸出端的時(shí)脈信號(hào)Y1、Y2、Y3或Y4(本實(shí)施例以Y4為例)，產(chǎn)生一段時(shí)間延遲Δt1(圖中未示)后再回饋輸入比較裝置22的其一輸入端，該比較裝置22的另一輸入端則用來輸入上述的時(shí)脈信號(hào)CLK，此時(shí)該比較裝置22即以該時(shí)脈信號(hào)CLK為參考點(diǎn)偵測出該時(shí)脈信號(hào)Y4較時(shí)脈信號(hào)CLK延遲Δt1的時(shí)間，而輸出一控制電壓V至該電壓控制振蕩器24，用以使其輸出的時(shí)脈信號(hào)Y1～Y4領(lǐng)先該輸入的時(shí)脈信號(hào)CLK一段Δt1的時(shí)間；此外值得一提時(shí)脈信號(hào)時(shí)間的延遲亦可視為相位的延遲，因此，當(dāng)本發(fā)明的調(diào)整裝置14應(yīng)用于圖3時(shí)，即可以不論該調(diào)整裝置14連接至?xí)r脈產(chǎn)生器10之間，或該調(diào)整裝置14連接至該電子元件16之間電路布局，使用者只要以電子儀器偵測出圖3標(biāo)號(hào)Xi(即時(shí)脈產(chǎn)生器10的輸出節(jié)點(diǎn))，Xo(即電子元件16的輸入節(jié)點(diǎn))兩點(diǎn)間的總延遲時(shí)間，再調(diào)整該延遲20的Δt1的時(shí)間，這個(gè)動(dòng)作將使該總延遲時(shí)間縮減Δt1的時(shí)間，此時(shí)使用者只要將該Δt1的時(shí)間調(diào)整到該Xi、Xo間的總延遲時(shí)間小于前述電子元件16信號(hào)的占用時(shí)間th規(guī)格內(nèi)，則該電子元件16即能繼續(xù)正常工作。
以圖3的一測試實(shí)施例為例，其中該調(diào)整裝置14的時(shí)脈信號(hào)CLK輸入端經(jīng)由一般塢站11與相關(guān)電子零件轉(zhuǎn)接至?xí)r脈產(chǎn)生器10，而其時(shí)脈信號(hào)Y1-Y2的輸出端經(jīng)由相關(guān)電子零件而電連接至一占用時(shí)間th規(guī)格為2ns的電子元件16，圖3的規(guī)格中，自Xi、Xo兩點(diǎn)間測出總延遲時(shí)間約為4.7ns，如前所述該電子元件將無法正常工作，此時(shí)即可設(shè)定圖4所示的延遲元件20的延遲時(shí)間大于等于2.7ns，即可使該總延遲時(shí)間縮減為小于2ns，例如在本較佳實(shí)施例中該延遲元件20系以RC電路達(dá)成，只要以33歐姆的電阻與100Pf的電容即可得到3.3ns的延遲時(shí)間，如此即可使時(shí)脈信號(hào)3圖Xi、Xo兩點(diǎn)間的總延遲時(shí)間縮減至1.4ns(＜2ns)，確保該電子元件16能夠正常工作，解決傳統(tǒng)電路布局，因時(shí)脈信號(hào)傳遞時(shí)間的延遲而造成所控制的電子元件無法正常工作的問題。
綜上所述，本發(fā)明的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置確實(shí)可依說明書揭露的技術(shù)的手段，達(dá)到預(yù)期的目的的與功效，任何依本發(fā)明所做的等效變換，例如該延遲元件亦可變化實(shí)施而以延遲線、邏輯閘或可變電容與電阻組成的RC電路等，皆應(yīng)包含于本專利申請的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，包含一鎖相回路，具有用以接收一時(shí)脈信號(hào)的第一輸入端至少一輸出端，連接至該鎖相回路的一輸出端的第二輸入端，以使該鎖相回路的輸出端輸出的時(shí)脈信號(hào)皆同步于其第一輸入端輸入的時(shí)脈信號(hào)；其特征在于上述鎖相回路中的一個(gè)輸出端連接其第二輸入端的之間串聯(lián)一延遲元件，該輸出端輸出的時(shí)脈信號(hào)延遲一段時(shí)間或相位后再傳遞至第二輸入端，調(diào)整鎖相回路輸出端的時(shí)脈信號(hào)的時(shí)間或相位上皆領(lǐng)先第一輸入端輸入的時(shí)脈信號(hào)。
2.根據(jù)權(quán)利要求1所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于該鎖相回路含括有一比較裝置及一與該比較器串聯(lián)且具有至少一個(gè)輸出端的電壓控制振蕩器，該比較裝置包含有接收時(shí)脈信號(hào)第一輸入端，第二輸入端連接至該電壓控制振蕩器中的一個(gè)輸出端。
3.根據(jù)權(quán)利要求2所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于比較裝置為一比較器。
4.根據(jù)權(quán)利要求2所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于比較裝置為一相位檢波器。
5.根據(jù)權(quán)利要求1所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于延遲元件為一由電阻與電容組成的RC電路。
6.根據(jù)權(quán)利要求5所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于RC電路為可調(diào)整。
7.根據(jù)權(quán)利要求1所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于延遲元件為一延遲線。
8.根據(jù)權(quán)利要求1所述的縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置，其特征在于延遲元件為一邏輯閘。
全文摘要
一種縮減時(shí)脈信號(hào)時(shí)間延遲的調(diào)整裝置,包含一鎖相回路,具有用以接收一時(shí)脈信號(hào)的第一輸入端至少一輸出端,連接至該鎖相回路的一輸出端的第二輸入端,以使該鎖相回路的輸出端輸出的時(shí)脈信號(hào)皆同步于其第一輸入端輸入的時(shí)脈信號(hào);其鎖相回路中的一個(gè)輸出端連接其第二輸入端的之間串聯(lián)一延遲元件,該輸出端輸出的時(shí)脈信號(hào)延遲一段時(shí)間或相位后再傳遞至第二輸入端,調(diào)整鎖相回路輸出端的時(shí)脈信號(hào)的時(shí)間或相位上皆領(lǐng)先第一輸入端輸入的時(shí)脈信號(hào)。
文檔編號(hào)H03L7/08GK1179649SQ97117050
公開日1998年4月22日 申請日期1997年10月8日 優(yōu)先權(quán)日1997年10月8日
發(fā)明者龔紹祖 申請人:仁寶電腦工業(yè)股份有限公司