一種輸出信號擺幅校準(zhǔn)電路的制作方法
【專利摘要】本發(fā)明實施例提供一種輸出信號的擺幅校準(zhǔn)電路，該一種輸出信號的擺幅校準(zhǔn)電路，第一采樣電路用于在第一開關(guān)電路閉合時采集第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，求差電路計算正輸出電壓信號與負(fù)輸出電壓信號的正向電壓擺幅信號，比較電路比較所述正向電壓擺幅信號和參考電壓擺幅信號的大小，邏輯控制電路根據(jù)第一比較結(jié)果調(diào)整第一數(shù)據(jù)通道的輸入電流，直到正向電壓擺幅信號與參考電壓擺幅信號相符合。這樣，數(shù)據(jù)通道的輸出信號擺幅就可以滿足協(xié)議的規(guī)范，從而保證了高清數(shù)據(jù)傳輸?shù)木取?br>【專利說明】
一種輸出信號擺幅校準(zhǔn)電路
技術(shù)領(lǐng)域
[0001]本申請屬于接口測試技術(shù)領(lǐng)域，更具體的說涉及一種輸出信號擺幅校準(zhǔn)電路。
【背景技術(shù)】
[0002]隨著信息技術(shù)的不斷發(fā)展，人們對播放的影音質(zhì)量有著越來越高的需要，越來越多的用戶開始使用HDMI (High Definit1n Multimedia Interface)高清晰度多媒體接口、MHL(Mobile High-Definit1n Link)移動終端高清影音標(biāo)準(zhǔn)接口等方式應(yīng)用到機(jī)頂盒、DVD播放機(jī)、個人電腦、電視機(jī)等設(shè)備，以便于欣賞到未壓縮的音頻及視頻信號的高質(zhì)量影音。在上述連接方式中，至少包括有一路數(shù)據(jù)通道，用來傳輸高清數(shù)據(jù)信號，傳輸?shù)母咔鍞?shù)據(jù)信號如需滿足傳輸協(xié)議的精度要求，輸出信號擺幅也必須滿足傳輸協(xié)議的規(guī)范。
[0003]而輸出信號擺幅會受到外界信號干擾、接入端電阻阻值不穩(wěn)定、供電電壓不穩(wěn)定等因素導(dǎo)致無法達(dá)到傳輸協(xié)議的規(guī)范。因此，需要對輸出信號擺幅進(jìn)行校準(zhǔn)。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本申請?zhí)峁┮环N輸出信號擺幅校準(zhǔn)電路，用以校準(zhǔn)輸出信號的擺幅，以使得輸出信號擺幅滿足傳輸協(xié)議的規(guī)范。
[0005]為實現(xiàn)上述目的，本發(fā)明實施例提供一種輸出信號的擺幅校準(zhǔn)電路，包括:第一采樣電路、第一開關(guān)電路、求差電路、比較電路、邏輯控制電路和用于輸出信號的第一數(shù)據(jù)通道;
[0006]所述第一數(shù)據(jù)通道的輸入端與所述邏輯控制電路相連接，所述第一數(shù)據(jù)通道的輸出端與所述第一采樣電路相連接；
[0007]所述第一采樣電路通過所述第一開關(guān)電路與所述求差電路相連接，用于在所述第一開關(guān)電路閉合時采集所述第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，并將所述正輸出電壓信號發(fā)送到所述求差電路的正輸入端，將所述負(fù)輸出電壓信號發(fā)送到所述求差電路的負(fù)輸入端；
[0008]所述求差電路的輸出端與所述比較電路的同相輸入端相連接，所述求差電路用于計算所述正輸出電壓信號與所述負(fù)輸出電壓信號的正向電壓擺幅信號，并將所述正向電壓擺幅信號發(fā)送到所述比較電路的同相輸入端；
[0009]所述比較電路的反相輸入端用于接收參考電壓擺幅信號，輸出端與所述邏輯控制電路相連接，用于比較所述正向電壓擺幅信號和所述參考電壓擺幅信號的大小，并向所述邏輯控制電路輸出第一比較結(jié)果，以使所述邏輯控制電路根據(jù)所述第一比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，直到所述正向電壓擺幅信號與所述參考電壓擺幅信號相符合。
[0010]在一個優(yōu)選的實施例中，還包括:
[0011]所述邏輯控制電路與所述求差電路相連接，用于在接收到所述第一比較結(jié)果后，控制所述求差電路翻轉(zhuǎn)求差，以使所述求差電路計算所述負(fù)輸出電壓信號與所述正輸出電壓信號的反向電壓擺幅信號，并將所述反向電壓擺幅信號發(fā)送到所述比較電路的同相輸入端;
[0012]所述比較電路還用于比較所述反向電壓擺幅信號與所述參考電壓擺幅信號的大小，并向所述邏輯控制電路輸出第二比較結(jié)果；
[0013]所述邏輯控制電路用于比較所述第一比較結(jié)果和所述第二比較結(jié)果的大小，當(dāng)所述第一結(jié)果大于或等于所述第二比較結(jié)果時，根據(jù)所述第一比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，當(dāng)所述第一比較結(jié)果小于所述第二比較結(jié)果時，根據(jù)所述第二比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，直到所述反向電壓擺幅信號與所述參考電壓擺幅信號相符合。
[0014]在一個優(yōu)選的實施例中，所述第一采樣電路包括:
[0015]第一電阻、第二電阻、第三電阻、第四電阻、第一開關(guān)管、第二開關(guān)管、第一輸入端、
第二輸入端、第一輸出端、第二輸出端；
[0016]所述第一電阻的一端作為所述第一米樣電路的第一輸入端與所述第一數(shù)據(jù)電路的正輸出端相連接，所述第一輸入端用于接入所述正輸出電壓信號；
[0017]所述第一電阻的另一端作為所述第一采樣電路的第一輸出端并與所述第三電阻的一端相連接，所述第一輸出端用于輸出所述正輸出電壓信號；
[0018]所述第三電阻的另一端與所述第一開關(guān)管的漏極相連接；
[0019]所述第二電阻的一端作為所述第一采樣電路的第二輸入端與所述第一數(shù)據(jù)電路的負(fù)輸出端相連接，所述第二輸入端用于接入所述負(fù)輸出電壓信號；
[0020]所述第二電阻的另一端作為所述第一采樣電路的第二輸出端并與所述第四電阻的一端相連接，所述第二輸出端用于輸出負(fù)輸出電壓信號；
[0021]所述第四電阻的另一端與所述第二開關(guān)管的漏極相連接；
[0022]所述第一開關(guān)管的源極分別與所述第二開關(guān)管的源極以及公共端相連接；
[0023]所述第一開關(guān)管的柵極以及所述第二開關(guān)管的柵極分別與所述邏輯控制電路相連接。
[0024]在一個優(yōu)選的實施例中，所述第一和第二開關(guān)管均為NMOS管。
[0025]在一個優(yōu)選的實施例中，所述求差電路包括:運算放大電路和外圍電路；
[0026]所述運算放大電路具體包括:
[0027]第三開關(guān)管、第四開關(guān)管、第五開關(guān)管、第六開關(guān)管、第七開關(guān)管、第八開關(guān)管、第九開關(guān)管、第一開關(guān)、第二開關(guān)、第三開關(guān)以及第四開關(guān)；
[0028]所述第三開關(guān)管的源極以及所述第四開關(guān)管的源極與電源相連接；
[0029]所述第三開關(guān)管的漏極分別與所述第五開關(guān)管的源極以及所述第六開關(guān)管的源極相連接；
[0030]所述第四開關(guān)管的漏極作為所述求差電路的輸出端并與所述第九開關(guān)管的漏極相連接；
[0031]所述第三開關(guān)管的柵極以及所述第四開關(guān)管的柵極接入偏置電壓；
[0032]所述第五開關(guān)管的漏極分別與所述第一開關(guān)的一端、所述第四開關(guān)的一端以及所述第七開關(guān)管的漏極相連接，柵極作為所述求差電路的正輸入端與所述第一開關(guān)電路相連接;
[0033]所述第六開關(guān)管的漏極分別與所述第二開關(guān)的一端、所述第三開關(guān)的一端以及所述第八開關(guān)管的漏極相連接，柵極作為所述求差電路的負(fù)輸入端與所述第一開關(guān)電路相連接;
[0034]所述第一開關(guān)的另一端分別與所述第三開關(guān)的另一端、所述第七開關(guān)管的柵極以及所述第八開關(guān)管的柵極相連接；
[0035]所述第二開關(guān)的另一端分別與所述第四開關(guān)的另一端以及所述第九開關(guān)管的柵極相連接；
[0036]所述第七開關(guān)管的源極分別與所述第八開關(guān)管的源極、所述第九開關(guān)管的源極以及公共端相連接；
[0037]輸出端與所述比較器相連接；
[0038]所述外圍電路具體包括:第五電阻、第六電阻、第五開關(guān)、第六開關(guān)、第七開關(guān)以及第八開關(guān)；
[0039]所述第五電阻的一端與所述求差電路的正輸入端相連接，另一端分別與所述第五開關(guān)的一端以及第六開關(guān)的一端相連接；
[0040]所述第六電阻的一端與所述求差電路的負(fù)輸入端相連接，另一端分別與所述第七開關(guān)的一端以及第八開關(guān)的一端相連接；
[0041]所述第五開關(guān)的另一端與公共端相連接；
[0042]所述第八開關(guān)的另一端與公共端相連接；
[0043]所述第六開關(guān)的另一端與所述第七開關(guān)的另一端相連接。
[0044]在一個優(yōu)選的實施例中，所述第七開關(guān)管、第八開關(guān)管、第九開關(guān)管均為NMOS管。
[0045]在一個優(yōu)選的實施例中，所述第一開關(guān)電路包括:第十開關(guān)管和第十一開關(guān)管；
[0046]所述第十開關(guān)管的漏極與所述第一采樣電路的第一輸出端相連接，所述第一輸出端用于輸出所述正輸出電壓信號；
[0047]所述第十開關(guān)管的源極與所述求差電路的正輸入端相連接；
[0048]所述第十一開關(guān)管的漏極與所述第一采樣電路的第二輸出端相連接，所述第一輸出端用于輸出所述負(fù)輸出電壓信號；
[0049]所述第十一開關(guān)管的源極與所述求差電路的負(fù)輸入端相連接；
[0050]所述第十開關(guān)管的柵極以及所述第十一開關(guān)管的柵極分別與所述邏輯控制電路相連接。
[0051 ] 在一個優(yōu)選的實施例中，所述邏輯控制電路通過多條電流支路與所述第一數(shù)據(jù)通道的輸入端相連接，且每條電流支路分別輸出一路電流，所述邏輯控制電路用于控制每條電流支路的開啟或關(guān)閉來調(diào)整多條電流支路的總輸出電流，從而調(diào)整所述第一數(shù)據(jù)通道的輸入電流。
[0052]在一個優(yōu)選的實施例中，每條電流支路輸出的電流成比例遞增。
[0053]在一個優(yōu)選的實施例中，還包括:
[0054]第二數(shù)據(jù)通道、第三數(shù)據(jù)通道和第四數(shù)據(jù)通道，所述第二數(shù)據(jù)通道、第三數(shù)據(jù)通道和第四數(shù)據(jù)通道的結(jié)構(gòu)均與所述第一數(shù)據(jù)通道的結(jié)構(gòu)相同；
[0055]第二米樣電路、第二米樣電路和第四米樣電路，所述第二米樣電路、第二米樣電路和第四采樣電路的結(jié)構(gòu)均與所述第一采樣電路的結(jié)構(gòu)相同；
[0056]第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路，所述第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路的結(jié)構(gòu)均與所述第一開關(guān)電路的結(jié)構(gòu)相同；
[0057]所述第二采樣電路與所述第二數(shù)據(jù)通道的輸出端相連接，且通過所述第二開關(guān)電路與所述求差電路相連接；
[0058]所述第三采樣電路與所述第三數(shù)據(jù)通道的輸出端相連接，且通過所述第三開關(guān)電路與所述求差電路相連接；
[0059]所述第四采樣電路與所述第四數(shù)據(jù)通道的輸出端相連接，且通過所述第四開關(guān)電路與所述求差電路相連接；
[0060]所述邏輯控制電路用于在同一時刻只控制所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路中的任意一個開關(guān)電路閉合，控制其它的開關(guān)電路斷開，并在任意一個開關(guān)電路閉合時，對與閉合的開關(guān)電路相連接的數(shù)據(jù)通道進(jìn)行擺幅校準(zhǔn)。
[0061]根據(jù)上述技術(shù)方案可以看出，本申請公開了一種輸出信號的擺幅校準(zhǔn)電路，第一采樣電路用于在第一開關(guān)電路閉合時采集第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，求差電路計算正輸出電壓信號與負(fù)輸出電壓信號的正向電壓擺幅信號，比較電路比較所述正向電壓擺幅信號和所述參考電壓擺幅信號的大小，邏輯控制電路根據(jù)所述第一比較結(jié)果調(diào)整第一數(shù)據(jù)通道的輸入電流，直到正向電壓擺幅信號與參考電壓擺幅信號相符合。這樣，數(shù)據(jù)通道的輸出信號擺幅就可以滿足協(xié)議的規(guī)范，從而保證了高清數(shù)據(jù)傳輸?shù)木取?br>【附圖說明】
[0062]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0063]圖1為本申請實施例提供的一種輸出的信號擺幅校準(zhǔn)電路的結(jié)構(gòu)示意圖；
[0064]圖2為本申請實施例提供的一種輸出的信號擺幅校準(zhǔn)電路的另一種結(jié)構(gòu)示意圖；
[0065]圖3為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的第一采樣電路的結(jié)構(gòu)示意圖；
[0066]圖4為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的求差電路的運算放大電路的結(jié)構(gòu)示意圖；
[0067]圖5為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的求差電路的外圍電路的結(jié)構(gòu)不意圖；
[0068]圖6為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的第一開關(guān)電路的結(jié)構(gòu)示意圖；
[0069]圖7為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的優(yōu)選結(jié)構(gòu)示意圖。
【具體實施方式】
[0070]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
[0071]圖1為本申請實施例提供的一種輸出的信號擺幅校準(zhǔn)電路的結(jié)構(gòu)示意圖。本申請實施例中的輸出信號擺幅校準(zhǔn)電路可以應(yīng)用到使用DC耦合連接方式的場合，如USB2.0、MHL、HDMI等，輸出信號擺幅是否達(dá)到協(xié)議標(biāo)準(zhǔn)關(guān)系到輸出的高清數(shù)據(jù)信號的質(zhì)量高低，對輸出信號擺幅進(jìn)行校準(zhǔn)是使用上述連接方式是否能輸出達(dá)到協(xié)議規(guī)范的高清數(shù)據(jù)信號的重要過程。
[0072]參照圖1所示，本申請?zhí)峁┑妮敵鲂盘枖[幅校準(zhǔn)電路包括，邏輯控制電路100，第一數(shù)據(jù)通道101，第一采樣電路102，第一開關(guān)電路103、求差電路104以及比較電路105。
[0073]第一數(shù)據(jù)通道101的輸入端與邏輯控制電路100相連接，第一數(shù)據(jù)通道101的輸出端與第一采樣電路102相連接；
[0074]第一采樣電路102通過第一開關(guān)電路103與求差電路104相連接，用于在第一開關(guān)電路103閉合時采集第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，并將正輸出電壓信號發(fā)送到求差電路104的正輸入端IP，將負(fù)輸出電壓信號發(fā)送到所述求差電路104的負(fù)輸入端IN ;
[0075]本申請實施例中的第一采樣電路102獲取第一數(shù)據(jù)通道101正輸出端OP的正輸出電壓信號Vp以及負(fù)輸出端ON的負(fù)輸出電壓信號Vn，第一采樣電路102的作用是獲取是與VP、Vn成正比例的低電壓信號。
[0076]求差電路104的輸出端與比較電路105的同相輸入端相連接，用于計算正輸出電壓信號與負(fù)輸出電壓信號的正向電壓擺幅信號，并將正向電壓擺幅信號發(fā)送到比較電路105的同相輸入端；
[0077]本申請實施例中的求差電路104，用來計算Vp減去Vn得到正輸出電壓信號，需要說明的是，在這里，邏輯控制電路100輸出的是Vp大于V N的差分信號。
[0078]比較電路105的反相輸入端用于接收參考電壓擺幅信號，且比較電路105的輸出端與邏輯控制電路100相連接，用于比較正向電壓擺幅信號和參考電壓擺幅信號的大小，并向邏輯控制電路100輸出第一比較結(jié)果，以使所述邏輯控制電路根據(jù)所述第一比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，直到所述正向電壓擺幅信號與所述參考電壓擺幅信號相符合。
[0079]本申請實施例中，比較電路105的反相輸入端輸入的是參考電壓擺幅信號，這個電壓擺幅信號是根據(jù)傳輸協(xié)議的規(guī)范所設(shè)定的，當(dāng)然，本申請實施例中Vref是可以通過參考電壓擺幅信號電路獲取的，參考電壓擺幅信號電路的輸出端與比較電路的反相輸入端相連接，用于輸出參考電壓擺幅信號，并且輸出的參考電壓擺幅信號可以根據(jù)實際需求對參考電壓擺幅信號電路進(jìn)行設(shè)計，使得參考電壓擺幅信號更標(biāo)準(zhǔn)。
[0080]本申請實施例中，邏輯控制電路100根據(jù)第一比較結(jié)果來調(diào)整第一數(shù)據(jù)通道101的輸入電流，也就是使用輸入電流的強(qiáng)度控制正向電壓擺幅信號，直到正向電壓擺幅信號和參考電壓擺幅信號相符合為止，這里需要說明的是，相符合可以是正向電壓擺幅信號與參考電壓擺幅信號的絕對值最小。
[0081]根據(jù)上述技術(shù)方案可以看出，本申請實施例公開了一種輸出信號的擺幅校準(zhǔn)電路，第一采樣電路用于在第一開關(guān)電路閉合時采集第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，求差電路計算正輸出電壓信號與負(fù)輸出電壓信號的正向電壓擺幅信號，比較電路比較正向電壓擺幅信號和參考電壓擺幅信號的大小，邏輯控制電路根據(jù)第一比較結(jié)果調(diào)整第一數(shù)據(jù)通道的輸入電流，直到正向電壓擺幅信號與參考電壓擺幅信號相符合。這樣，數(shù)據(jù)通道的輸出信號擺幅就可以滿足協(xié)議的規(guī)范，從而保證了高清數(shù)據(jù)傳輸?shù)木取?br>[0082]圖2為本申請實施例提供的另一種輸出信號的擺幅校準(zhǔn)電路的結(jié)構(gòu)示意圖。
[0083]如圖2所示，本申請實施例公開的擺幅校準(zhǔn)電路，還包括:
[0084]邏輯控制電路100與求差電路104相連接，用于接收到第一比較結(jié)果后，控制求差電路104翻轉(zhuǎn)求差，以使求差電路104計算負(fù)輸出電壓信號與正輸出電壓信號的反向電壓擺幅信號，并將反向電壓擺幅信號發(fā)送到比較電路105的同相輸入端；
[0085]本申請實施例中，求差電路104還具有反向求差的功能，也就是計算Vn減去V P得到反向電壓擺幅信號，在這里，邏輯控制電路100輸出的是Vp小于V N的差分信號。
[0086]比較電路105還用于比較反向電壓擺幅信號與參考電壓擺幅信號的大小，并向邏輯控制電路100輸出第二比較結(jié)果；
[0087]邏輯控制電路100用于比較第一比較結(jié)果和第二比較結(jié)果的大小，當(dāng)?shù)谝唤Y(jié)果大于或等于第二比較結(jié)果時，根據(jù)第一比較結(jié)果調(diào)整第一數(shù)據(jù)通道的輸入電流，當(dāng)?shù)谝槐容^結(jié)果小于第二比較結(jié)果時，根據(jù)第二比較結(jié)果調(diào)整第一數(shù)據(jù)通道的輸入電流，直到反向電壓擺幅信號與所述參考電壓擺幅信號相符合。
[0088]本申請實施例中，由于DC耦合連接方式的接收端阻值不確定，因此，還需要進(jìn)行反向電壓擺幅信號的校準(zhǔn)，并且，對反向電壓擺幅信號得到第二比較結(jié)果后，會判斷與正向電壓擺幅信號的第一結(jié)果之間的大小關(guān)系，選擇兩者數(shù)值較大的一個結(jié)果控制第一數(shù)據(jù)通道的輸出電流強(qiáng)度，使得正向和反向電壓擺幅信號都可以滿足傳輸協(xié)議的規(guī)范。
[0089]圖3為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的第一采樣電路的結(jié)構(gòu)示意圖。
[0090]參照圖3，本申實施例公開的第一采樣電路包括:
[0091]第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第一開關(guān)管K1、第二開關(guān)管K2 ；
[0092]第一電阻Rl的一端作為第一采樣電路102的第一輸入端與第一數(shù)據(jù)電路101的正輸出端OP相連接，第一輸入端用于接入正輸出電壓信號；
[0093]第一電阻Rl的另一端作為第一米樣電路102的第一輸出端并與第三電阻R3的一端相連接，第一輸出端用于輸出正輸出電壓信號；
[0094]第三電阻R3的另一端與第一開關(guān)管Kl的漏極相連接；
[0095]第二電阻R2的一端作為第一米樣電路103的第二輸入端與第一數(shù)據(jù)電路的負(fù)輸出端ON相連接，第二輸入端用于接入負(fù)輸出電壓信號；
[0096]第二電阻R2的另一端作為第一采樣電路103的第二輸出端并與第四電阻的一端相連接，第二輸出端用于輸出負(fù)輸出電壓信號；
[0097]第四電阻R4的另一端與第二開關(guān)管K2的漏極相連接；
[0098]第一開關(guān)管Kl的源極分別與第二開關(guān)管K2的源極以及公共端相連接；
[0099]第一開關(guān)管Kl的柵極以及第二開關(guān)管K2的柵極分別與邏輯控制電路100相連接，本申請實施例中開關(guān)管Kl以及開關(guān)管K2的柵極與邏輯控制電路相連接，使得邏輯控制電路發(fā)送的使能信號控制開關(guān)管Kl以及K2的閉合或斷開。在正常工作的過程中，關(guān)閉第一采樣電路已減少對正常信號的影響。
[0100]本申請實施例中的第一采樣電路102，作用就是獲取與第一數(shù)據(jù)通道101成正比例的電壓信號，因此，最簡單的設(shè)計方式是設(shè)計成兩個分壓電阻，當(dāng)然，優(yōu)選使用本申請圖3所公開的結(jié)構(gòu)，這種結(jié)構(gòu)可以靈活選取采樣電阻的阻值以得到與采樣電路的輸入電壓成正比例的電壓送給開關(guān)電路，方便內(nèi)部低壓環(huán)境的mos電路處理，如采樣輸入3.3V電壓，而內(nèi)部使用低壓Mos管，則存在擊穿的風(fēng)險；同時，電阻值一般比較大，對發(fā)送器輸出信號造成的諸如通過電阻的漏電、不同通道的串?dāng)_等不利影響可以降到很小。
[0101]優(yōu)選的，本申請實施例中的第一開關(guān)管Kl和第二開關(guān)管K2可以是NMOS管，或者是開啟電壓更低的Native Nmos (Native Nmos是NMOS的一種，但是使用了不同工藝，閾值電壓更低，導(dǎo)通電阻更小)。因為本申請實施例中設(shè)置有第一采樣電路，可以保證開關(guān)NMOS管在柵壓為較低的VDD電壓時采樣電壓仍然可以導(dǎo)通。當(dāng)需要開關(guān)斷開時，只需將NMOS管的柵壓拉低到0，即可完全隔離斷開。因此，本申請實施例中的擺幅校準(zhǔn)電路可以在低于
3.3V的低電壓或者單電源供電環(huán)境下工作。
[0102]圖4為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的求差電路的運算放大電路結(jié)構(gòu)示意圖，圖5為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的求差電路的外圍電路結(jié)構(gòu)示意圖。
[0103]如圖4、圖5所示，求差電路104包括:運算放大電路Dl和外圍電路；
[0104]參照圖4所示，運算放大電路Dl具體包括:
[0105]第三開關(guān)管K3、第四開關(guān)管K4、第五開關(guān)管K5、第六開關(guān)管K6、第七開關(guān)管K7、第八開關(guān)管K8、第九開關(guān)管K9、第一開關(guān)SA1、第二開關(guān)SA2、第三開關(guān)SBl以及第四開關(guān)SB2 ;
[0106]第三開關(guān)管K3的源極以及第四開關(guān)管K4的源極與電源相連接；
[0107]第三開關(guān)管K3的漏極分別與第五開關(guān)管K5的源極以及第六開關(guān)管K6的源極相連接；
[0108]第四開關(guān)管K4的漏極作為求差電路104的輸出端與比較電路105相連接，并與第九開關(guān)管K9的漏極相連接；
[0109]第三開關(guān)管K3的柵極以及第四開關(guān)管K4的柵極接入偏置電壓Vb ;
[0110]第五開關(guān)管K5的漏極分別與第一開關(guān)SAl的一端、第四開關(guān)SB2的一端以及第七開關(guān)管K7的漏極相連接，柵極作為求差電路104的正輸入端與第一開關(guān)電路103相連接；
[0111]第六開關(guān)管K6的漏極分別與第二開關(guān)SA2的一端、第三開關(guān)SBl的一端以及第八開關(guān)管K8的漏極相連接，柵極作為求差電路104的負(fù)輸入端與第一開關(guān)電路103相連接；
[0112]第一開關(guān)SAl的另一端分別與第三開關(guān)SBl的另一端、第七開關(guān)管K7的柵極以及第八開關(guān)管K8的柵極相連接；
[0113]第二開關(guān)SA2的另一端分別與第四開關(guān)SB2的另一端以及第九開關(guān)管K9的柵極相連接；
[0114]第七開關(guān)管K7的源極分別與第八開關(guān)管K8的源極、第九開關(guān)管K9的源極以及公共端相連接；
[0115]參照圖5，外圍電路具體包括:第五電阻R5、第六電阻R6、第五開關(guān)SC1、第六開關(guān)SC2、第七開關(guān)SDl以及第八開關(guān)SD2 ;
[0116]第五電阻R5的一端與求差電路的正輸入端相連接，另一端分別與第五開關(guān)SCl的一端以及第七開關(guān)SDl的一端相連接；
[0117]第六電阻R6的一端與求差電路的負(fù)輸入端相連接，另一端分別與第六開關(guān)SDl的一端以及第八開關(guān)SD2的一端相連接；
[0118]第五開關(guān)SCl的另一端與公共端相連接；
[0119]第八開關(guān)SD2的另一端與公共端相連接；
[0120]第六開關(guān)SC2的另一端與第七開關(guān)SDl的另一端相連接。
[0121]本申請實施例中，當(dāng)對正輸出電壓減去負(fù)輸出電壓求差時，運放Dl內(nèi)部SAl和SA2，外部SCl和SC2導(dǎo)通，SBl和SB2，SD1和SD2斷開；當(dāng)對負(fù)輸出電壓減去正輸出電壓求差時，SBl和SB2，外部SDl和SD2導(dǎo)通，SAl和SA2，SCl和SC2斷開。通過切換開關(guān)，達(dá)到求差電路進(jìn)行正向和反向求差的功能。
[0122]由于本申請實施例中使用的是可以翻轉(zhuǎn)求差的電路，因此，在電路設(shè)計上第一開關(guān)電路的設(shè)計就有更多的選擇，可以將第一開關(guān)電路設(shè)計成集成度高占用面積小的開關(guān)電路、從而節(jié)省整體空間。
[0123]優(yōu)選的，本申請實施例中的第三開管、第四開關(guān)管、第五開關(guān)管和第六開關(guān)管以及第七開關(guān)管、第八開關(guān)管和第九開關(guān)管都可以是NMOS管或者Native Nmos管。
[0124]圖6為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的第一開關(guān)電路的結(jié)構(gòu)示意圖。
[0125]參照圖6所示，本申請實施例中的第一開關(guān)電路包括:第十開關(guān)管KlO和第十一開關(guān)管Kll ；
[0126]第十開關(guān)管KlO的漏極與第一米樣電路102的第一輸出端相連接，第一輸出端用于輸出正輸出電壓信號；
[0127]第十開關(guān)管KlO的源極與求差電路104的正輸入端相連接；
[0128]第^ 開關(guān)管Kll的漏極與第一米樣電路102的第二輸出端相連接，第二輸出端用于輸出正輸出電壓信號；
[0129]第十一開關(guān)管Kll的源極與求差電路104的負(fù)輸入端相連接；
[0130]第十開關(guān)管KlO的柵極以及第十一開關(guān)管Kl I的柵極分別與邏輯控制電路100相連接。
[0131]本申請實施例中，第十開關(guān)管和第十一開關(guān)管的柵極電壓用來控制開關(guān)的導(dǎo)通與關(guān)斷，此處信號由控制邏輯電路提供，當(dāng)需要關(guān)閉此條輸出通路的校準(zhǔn)時，例如結(jié)束校準(zhǔn)，或進(jìn)行其他通道的校準(zhǔn)時，柵極電壓拉低到低電平，斷開開關(guān)；需要導(dǎo)通時，柵極電壓拉高到高電平。通過閉合或斷開來控制是否對第一數(shù)據(jù)通道的電壓擺幅信號進(jìn)行校準(zhǔn)。
[0132]優(yōu)選的，本申請實施例中公開的擺幅校準(zhǔn)電路，邏輯控制電路100通過多條電流支路與第一數(shù)據(jù)通道101的輸入端相連接，且每條電流支路分別輸出一路電流，邏輯控制電路100用于控制每條電流支路的開啟或關(guān)閉來調(diào)整多條電流支路的總輸出電流，從而調(diào)整第一數(shù)據(jù)通道101的輸入電流。
[0133]優(yōu)選的，本申請實施例中公開的擺幅校準(zhǔn)電路，多條電流支路輸出的電流成比例遞增。
[0134]本申請實施例中，邏輯控制電路100輸出穩(wěn)定的差分信號，邏輯控制電路100中同時控制每一條電流支路的開啟或閉合，每條電流支路分別輸出強(qiáng)度不同的電流，優(yōu)選的，這些電流支路使用二分法配置輸出電流，例如，如果設(shè)置4條電流支路，第一條電流支路的輸出為81，第二條為41，第三條為21，第4條為I，邏輯控制電路10發(fā)出四位控制信號，例如控制信號SW〈3: 0>來控制上述4條電流支路的輸出，設(shè)置默認(rèn)值為1000，則導(dǎo)通第一條電流支路，關(guān)閉另外三條支路，此時，第一采樣電路102對第一數(shù)據(jù)通道101采樣數(shù)據(jù)通道正輸出端OP的正輸出電壓信號Vp發(fā)送到求差電路104的正輸入端IP，米樣負(fù)輸出端ON的負(fù)輸出電壓信號％發(fā)送到求差電路104的負(fù)輸入端IN，求差電路104進(jìn)行求差計算，計算Vp-Vn得到正向電壓擺幅信號，并發(fā)送到比較電路105的同相輸入端，比較電路的反相輸入端接入?yún)⒖茧妷簲[幅信號，將正向電壓擺幅信號與接入的參考電壓擺幅信號進(jìn)行比較，得到第一比較結(jié)果，當(dāng)正向差分信號大于參考電壓擺幅信號時，輸出結(jié)果信號0，小于時輸出結(jié)果信號1，邏輯控制電路100得到O或I的結(jié)果后，將結(jié)果鎖存到SW_P〈3>，同樣的，將其他三路支路也進(jìn)行相同的配置，最后得到結(jié)果SW_P〈3:0>。得到結(jié)果SW_P〈3:0>之后，邏輯控制電路100會發(fā)送翻轉(zhuǎn)求差指令，控制求差電路104進(jìn)行反向求差，當(dāng)然，反向電壓擺幅信號也會根據(jù)上述方式進(jìn)行校準(zhǔn)，最終得到結(jié)果SW_N〈3: 0>，然后對SW_P〈3: 0>和SW_N〈3: 0>判斷，比較哪一個結(jié)果控制輸出電流強(qiáng)度大，作為最終校準(zhǔn)結(jié)果，并根據(jù)結(jié)果開啟或閉合對應(yīng)的電流支路，當(dāng)?shù)玫浇Y(jié)果為O時，開啟對應(yīng)的電流支路，結(jié)果為I時，閉合對應(yīng)的電流支路，控制第一數(shù)據(jù)通道的輸入電流。
[0135]本申請實施例中，使用二分法的方式對輸出信號的擺幅進(jìn)行校準(zhǔn)，此算法的速度快，因此整個電路進(jìn)行輸出信號的擺幅校準(zhǔn)的效率得到了保障。
[0136]圖7為本申請實施例提供的一種輸出信號的擺幅校準(zhǔn)電路的優(yōu)選結(jié)構(gòu)示意圖。
[0137]如圖7所示，本申請實施例中的輸出信號的擺幅校準(zhǔn)電路一個優(yōu)選的實施例，應(yīng)用在HDMI中，輸出信號的擺幅校準(zhǔn)電路還包括:
[0138]第二數(shù)據(jù)通道201、第三數(shù)據(jù)通道301和第四數(shù)據(jù)通道401，第二數(shù)據(jù)通道201、第三數(shù)據(jù)通道301和第四數(shù)據(jù)通道401的結(jié)構(gòu)均與第一數(shù)據(jù)通道101的結(jié)構(gòu)相同；
[0139]第二采樣電路202、第三采樣電路302和第四采樣電路402，第二采樣電路202、第三采樣電路302和第四采樣電路402的結(jié)構(gòu)均與第一采樣電路102的結(jié)構(gòu)相同；
[0140]第二開關(guān)電路203、第三開關(guān)電路303和第四開關(guān)電路403，第二開關(guān)電路203、第三開關(guān)電路303和第四開關(guān)電路403的結(jié)構(gòu)均與第一開關(guān)電路103的結(jié)構(gòu)相同；
[0141 ] 第二采樣電路202與第二數(shù)據(jù)通道201的輸出端相連接，且通過第二開關(guān)電路203與求差電路104相連接；
[0142]第三采樣電路302與第三數(shù)據(jù)通道301的輸出端相連接，且通過第三開關(guān)電路303與求差電路104相連接；
[0143]第四采樣電路402與第四數(shù)據(jù)通道401的輸出端相連接，且通過第四開關(guān)電路403與求差電路104相連接；
[0144]邏輯控制電路用于在同一時刻只控制第一開關(guān)電路103、第二開關(guān)電路203、第三開關(guān)電路303和第四開關(guān)電路403中的任意一個開關(guān)電路閉合，控制其它的開關(guān)電路斷開，并在任意一個開關(guān)電路閉合時，對與閉合的開關(guān)電路相連接的數(shù)據(jù)通道進(jìn)行擺幅校準(zhǔn)。
[0145]本申請實施例中，對HDMI輸出信號的擺幅進(jìn)行校準(zhǔn)，同一時刻有且僅有對一個數(shù)據(jù)通道進(jìn)行輸出信號擺幅校準(zhǔn)，當(dāng)一個數(shù)據(jù)通道進(jìn)行校準(zhǔn)時，其他數(shù)據(jù)通道的開關(guān)電路斷開。
[0146]最后，還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。
[0147]本說明書中各個實施例采用遞進(jìn)的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。
[0148]對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本申請。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本申請的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本申請將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
【主權(quán)項】
1.一種輸出信號的擺幅校準(zhǔn)電路，其特征在于，包括:第一采樣電路、第一開關(guān)電路、求差電路、比較電路、邏輯控制電路和用于輸出信號的第一數(shù)據(jù)通道； 所述第一數(shù)據(jù)通道的輸入端與所述邏輯控制電路相連接，所述第一數(shù)據(jù)通道的輸出端與所述第一采樣電路相連接； 所述第一采樣電路通過所述第一開關(guān)電路與所述求差電路相連接，用于在所述第一開關(guān)電路閉合時采集所述第一數(shù)據(jù)通道的正輸出電壓信號和負(fù)輸出電壓信號，并將所述正輸出電壓信號發(fā)送到所述求差電路的正輸入端，將所述負(fù)輸出電壓信號發(fā)送到所述求差電路的負(fù)輸入端； 所述求差電路的輸出端與所述比較電路的同相輸入端相連接，所述求差電路用于計算所述正輸出電壓信號與所述負(fù)輸出電壓信號的正向電壓擺幅信號，并將所述正向電壓擺幅信號發(fā)送到所述比較電路的同相輸入端； 所述比較電路的反相輸入端用于接收參考電壓擺幅信號，輸出端與所述邏輯控制電路相連接，用于比較所述正向電壓擺幅信號和所述參考電壓擺幅信號的大小，并向所述邏輯控制電路輸出第一比較結(jié)果，以使所述邏輯控制電路根據(jù)所述第一比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，直到所述正向電壓擺幅信號與所述參考電壓擺幅信號相符合。2.根據(jù)權(quán)利要求1所述的擺幅校準(zhǔn)電路，其特征在于，還包括:所述邏輯控制電路與所述求差電路相連接，用于在接收到所述第一比較結(jié)果后，控制所述求差電路翻轉(zhuǎn)求差，以使所述求差電路計算所述負(fù)輸出電壓信號與所述正輸出電壓信號的反向電壓擺幅信號，并將所述反向電壓擺幅信號發(fā)送到所述比較電路的同相輸入端；所述比較電路還用于比較所述反向電壓擺幅信號與所述參考電壓擺幅信號的大小，并向所述邏輯控制電路輸出第二比較結(jié)果； 所述邏輯控制電路用于比較所述第一比較結(jié)果和所述第二比較結(jié)果的大小，當(dāng)所述第一結(jié)果大于或等于所述第二比較結(jié)果時，根據(jù)所述第一比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，當(dāng)所述第一比較結(jié)果小于所述第二比較結(jié)果時，根據(jù)所述第二比較結(jié)果調(diào)整所述第一數(shù)據(jù)通道的輸入電流，直到所述反向電壓擺幅信號與所述參考電壓擺幅信號相符入口 ο3.根據(jù)權(quán)利要求1所述的擺幅校準(zhǔn)電路，其特征在于，所述第一采樣電路包括: 第一電阻、第二電阻、第三電阻、第四電阻、第一開關(guān)管、第二開關(guān)管； 所述第一電阻的一端作為所述第一采樣電路的第一輸入端與所述第一數(shù)據(jù)電路的正輸出端相連接，所述第一輸入端用于接入所述正輸出電壓信號； 所述第一電阻的另一端作為所述第一采樣電路的第一輸出端并與所述第三電阻的一端相連接，所述第一輸出端用于輸出所述正輸出電壓信號； 所述第三電阻的另一端與所述第一開關(guān)管的漏極相連接； 所述第二電阻的一端作為所述第一采樣電路的第二輸入端與所述第一數(shù)據(jù)電路的負(fù)輸出端相連接，所述第二輸入端用于接入所述負(fù)輸出電壓信號； 所述第二電阻的另一端作為所述第一采樣電路的第二輸出端并與所述第四電阻的一端相連接，所述第二輸出端用于輸出所述負(fù)輸出電壓信號； 所述第四電阻的另一端與所述第二開關(guān)管的漏極相連接； 所述第一開關(guān)管的源極分別與所述第二開關(guān)管的源極以及公共端相連接；所述第一開關(guān)管的柵極以及所述第二開關(guān)管的柵極分別與所述邏輯控制電路相連接。4.根據(jù)權(quán)利要求3所述的擺幅校準(zhǔn)電路，其特征在于，所述第一和第二開關(guān)管均為NMOS 管。5.根據(jù)權(quán)利要求1所述的擺幅校準(zhǔn)電路，其特征在于，所述求差電路包括:運算放大電路和外圍電路； 所述運算放大電路具體包括: 第三開關(guān)管、第四開關(guān)管、第五開關(guān)管、第六開關(guān)管、第七開關(guān)管、第八開關(guān)管、第九開關(guān)管、第一開關(guān)、第二開關(guān)、第三開關(guān)以及第四開關(guān)； 所述第三開關(guān)管的源極以及所述第四開關(guān)管的源極與電源相連接； 所述第三開關(guān)管的漏極分別與所述第五開關(guān)管的源極以及所述第六開關(guān)管的源極相連接； 所述第四開關(guān)管的漏極作為所述求差電路的輸出端并與所述第九開關(guān)管的漏極相連接; 所述第三開關(guān)管的柵極以及所述第四開關(guān)管的柵極接入偏置電壓；所述第五開關(guān)管的漏極分別與所述第一開關(guān)的一端、所述第四開關(guān)的一端以及所述第七開關(guān)管的漏極相連接，柵極作為所述求差電路的正輸入端與所述第一開關(guān)電路相連接；所述第六開關(guān)管的漏極分別與所述第二開關(guān)的一端、所述第三開關(guān)的一端以及所述第八開關(guān)管的漏極相連接，柵極作為所述求差電路的負(fù)輸入端與所述第一開關(guān)電路相連接；所述第一開關(guān)的另一端分別與所述第三開關(guān)的另一端、所述第七開關(guān)管的柵極以及所述第八開關(guān)管的柵極相連接； 所述第二開關(guān)的另一端分別與所述第四開關(guān)的另一端以及所述第九開關(guān)管的柵極相連接； 所述第七開關(guān)管的源極分別與所述第八開關(guān)管的源極、所述第九開關(guān)管的源極以及公共端相連接； 輸出端與所述比較器相連接； 所述外圍電路具體包括:第五電阻、第六電阻、第五開關(guān)、第六開關(guān)、第七開關(guān)以及第八開關(guān); 所述第五電阻的一端與所述求差電路的正輸入端相連接，另一端分別與所述第五開關(guān)的一端以及第六開關(guān)的一端相連接； 所述第六電阻的一端與所述求差電路的負(fù)輸入端相連接，另一端分別與所述第七開關(guān)的一端以及第八開關(guān)的一端相連接； 所述第五開關(guān)的另一端與公共端相連接； 所述第八開關(guān)的另一端與公共端相連接； 所述第六開關(guān)的另一端與所述第七開關(guān)的另一端相連接。6.根據(jù)權(quán)利要求5所述的擺幅校準(zhǔn)電路，其特征在于，所述第七開關(guān)管、第八開關(guān)管、第九開關(guān)管均為NMOS管。7.根據(jù)權(quán)利要求1所述的擺幅校準(zhǔn)電路，其特征在于，所述第一開關(guān)電路包括:第十開關(guān)管和第十一開關(guān)管； 所述第十開關(guān)管的漏極與所述第一采樣電路的第一輸出端相連接，所述第一輸出端用于輸出所述正輸出電壓信號； 所述第十開關(guān)管的源極與所述求差電路的正輸入端相連接； 所述第十一開關(guān)管的漏極與所述第一采樣電路的第二輸出端相連接，所述第二輸出端用于輸出所述負(fù)輸出電壓信號； 所述第十一開關(guān)管的源極與所述求差電路的負(fù)輸入端相連接； 所述第十開關(guān)管的柵極以及所述第十一開關(guān)管的柵極分別與所述邏輯控制電路相連接。8.根據(jù)權(quán)利要求1-7中任意一項所述的擺幅校準(zhǔn)電路，其特征在于: 所述邏輯控制電路通過多條電流支路與所述第一數(shù)據(jù)通道的輸入端相連接，且每條電流支路分別輸出一路電流，所述邏輯控制電路用于控制每條電流支路的開啟或關(guān)閉來調(diào)整多條電流支路的總輸出電流，從而調(diào)整所述第一數(shù)據(jù)通道的輸入電流。9.根據(jù)權(quán)利要求8所述的擺幅校準(zhǔn)電路，其特征在于，每條電流支路輸出的電流成比例遞增。10.根據(jù)權(quán)利要求1-7中任意一項所述的擺幅校準(zhǔn)電路，其特征在于，還包括: 第二數(shù)據(jù)通道、第三數(shù)據(jù)通道和第四數(shù)據(jù)通道，所述第二數(shù)據(jù)通道、第三數(shù)據(jù)通道和第四數(shù)據(jù)通道的結(jié)構(gòu)均與所述第一數(shù)據(jù)通道的結(jié)構(gòu)相同； 第二采樣電路、第三采樣電路和第四采樣電路，所述第二采樣電路、第三采樣電路和第四采樣電路的結(jié)構(gòu)均與所述第一采樣電路的結(jié)構(gòu)相同； 第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路，所述第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路的結(jié)構(gòu)均與所述第一開關(guān)電路的結(jié)構(gòu)相同； 所述第二采樣電路與所述第二數(shù)據(jù)通道的輸出端相連接，且通過所述第二開關(guān)電路與所述求差電路相連接； 所述第三采樣電路與所述第三數(shù)據(jù)通道的輸出端相連接，且通過所述第三開關(guān)電路與所述求差電路相連接； 所述第四采樣電路與所述第四數(shù)據(jù)通道的輸出端相連接，且通過所述第四開關(guān)電路與所述求差電路相連接； 所述邏輯控制電路用于在同一時刻只控制所述第一開關(guān)電路、第二開關(guān)電路、第三開關(guān)電路和第四開關(guān)電路中的任意一個開關(guān)電路閉合，控制其它的開關(guān)電路斷開，并在任意一個開關(guān)電路閉合時，對與閉合的開關(guān)電路相連接的數(shù)據(jù)通道進(jìn)行擺幅校準(zhǔn)。
【文檔編號】H03K19/0175GK105991123SQ201510336559
【公開日】2016年10月5日
【申請日】2015年6月17日
【發(fā)明人】季翔宇, 陳 峰, 陶成, 夏洪鋒, 蘇進(jìn)
【申請人】龍迅半導(dǎo)體（合肥）股份有限公司