兩級運算放大器的制造方法
【專利摘要】本發(fā)明公開了一種兩級運算放大器，包括：偏置電壓生成單元、第一級運算放大單元和第二級運算放大單元，其中第一級運算放大單元包括：折疊式共源共柵放大電路和交叉耦合負載，交叉耦合負載與折疊式共源共柵放大電路中的負載差分對連接，交叉耦合負載包括兩個晶體管，交叉耦合負載中的兩個晶體管分別與對應的負載差分對中的兩個晶體管構(gòu)成兩個電流鏡結(jié)構(gòu)，且兩個電流鏡結(jié)構(gòu)交叉耦合。本發(fā)明的技術(shù)方案通過在折疊式共源共柵放大電路中的負載差分對上增加交叉耦合負載，以實現(xiàn)采取正反饋負電導增益增強技術(shù)來增加兩級運算放大器的增益；與此同時，通過對折疊式共源共柵放大電路中的mos管的參數(shù)進行合理設置，可降低兩級運算放大器的噪聲。
【專利說明】
兩級運算放大器
技術(shù)領域
[0001] 本發(fā)明涉及電路設計領域，特別涉及一種兩級運算放大器。
【背景技術(shù)】
[0002] 運算放大器是許多模擬系統(tǒng)和混合信號系統(tǒng)中的一個重要部分，高的直流增益無 疑是運算放大器重要的設計指標。由于運算放大器一般用來實現(xiàn)一個反饋系統(tǒng)，其開環(huán)直 流增益的大小決定了使用運算放大器的反饋系統(tǒng)的精度。
[0003] 目前，基于折疊式共源共柵結(jié)構(gòu)的兩級運算放大器，其可以提供較高的增益的同 時，還可以提供較大的輸出電壓擺幅。具體地，第一級放大器用于實現(xiàn)高增益和提供適當擺 幅，第二級放大器用來增大輸出擺幅。然而，現(xiàn)有的兩級運算放大器隨雖能提供高增益，但 是其自身噪聲（閃爍噪聲和熱噪聲)較大，使得放大器的整體性能提升受到限制。
[0004] 由上述內(nèi)容可見，提供一種高增益、低噪聲的兩級運算放大器，是本領域中亟需解 決的技術(shù)問題。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供一種兩級運算放大器，旨在至少解決現(xiàn)有技術(shù)中存在技術(shù)問題之一。
[0006] 為實現(xiàn)上述目的，本發(fā)明提供了一種兩級運算放大器，包括:偏置電壓生成單元、 第一級運算放大單元和第二級運算放大單元；
[0007] 所述偏置電壓生成單元，與所述第一級運算放大單元和所述第二級運算放大單元 均連接，用于向所述第一級運算放大單元和所述第二級運算放大單元提供對應的偏置電 壓；
[0008] 所述第一級運算放大單元，與所述第二級運算放大單元連接，用于提供大增益，包 括:折疊式共源共柵放大電路和交叉耦合負載，所述交叉耦合負載與所述折疊式共源共柵 放大電路中的負載差分對連接，所述交叉耦合負載包括兩個晶體管，所述交叉耦合負載中 的兩個晶體管分別與對應的所述負載差分對中的兩個晶體管一一對應，且構(gòu)成兩個電流鏡 結(jié)構(gòu)，兩個所述電流鏡結(jié)構(gòu)交叉耦合；
[0009] 第二級運算放大單元，用于增大所述第一級運算放大單元所輸出信號的輸出擺 幅。
[0010] 可選地，所述折疊式共源共柵放大電路包括：
[0011]第一晶體管，其柵極與所述的偏置電壓生成單元的第四偏置電壓輸出端連接，源 極與第一電源端連接；
[0012]第二晶體管，其柵極與第一信號輸入端連接，源極與所述第一晶體管的漏極連接； [0013]第三晶體管，其柵極與第二信號輸入端連接，源極與所述第一晶體管的漏極連接；
[0014] 第四晶體管，其柵極與所述第四偏置電壓輸出端連接，源極與第二電源端連接，漏 極與所述第二晶體管的漏極連接；
[0015] 第五晶體管，其柵極與所述第四偏置電壓輸出端連接，源極與所述第二電源端連 接，漏極與所述第三晶體管的漏極連接；
[0016]第六晶體管，其柵極與所述偏置電壓生成單元的第三偏置電壓輸出端連接，源極 與所述第四晶體管的漏極連接；
[0017]第七晶體管，其柵極與所述第三偏置電壓輸出端連接，源極與所述第五晶體管的 漏極連接，漏極與所述第二級運算放大單元連接；
[0018] 第八晶體管，其柵極與所述偏置電壓生成單元的第二偏置電壓輸出端連接，漏極 與所述第六晶體管的漏極連接；
[0019] 第九晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第七晶體管的 漏極連接；
[0020] 第十晶體管，其柵極與所述第八晶體管的源極連接，漏極與所述第八晶體管的源 極連接，源極與所述第一電源端連接；
[0021] 第十一晶體管，其柵極與所述第九晶體管的源極連接，漏極與所述第九晶體管的 源極連接，源極所述第一電源端連接；
[0022] 所述第十晶體管和第十一晶體管構(gòu)成所述負載差分對。
[0023]可選地，所述交叉耦合負載包括：
[0024] 第十二晶體管，其柵極與所述第八晶體管的源極連接，漏極與所述第九晶體管的 源極連接，源極與所述第一電源端連接；
[0025] 第十三晶體管，其柵極與所述第九晶體管的源極連接，漏極與所述第八晶體管的 源極連接，源極與所述第一電源端連接；
[0026] 所述第十二晶體管與所述第十晶體管構(gòu)成電流鏡結(jié)構(gòu)，所述第十三晶體管與所述 第十一晶體管構(gòu)成電流鏡結(jié)構(gòu)。
[0027] 可選地，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第八晶體管、所 述第九晶體管、所述第十晶體管、所述第十一晶體管、所述第十二晶體管和所述第十三晶體 管均為N型mos管；
[0028] 所述第四晶體管、所述第五晶體管、所述第六晶體管和所述第七晶體管均為P型 mos 管。
[0029]可選地，所述第一晶體管的溝道的寬度為lum，長度為600nm;
[0030]所述第二晶體管和所述第三晶體管的溝道的寬度均為1.2um，長度均為600nm;
[0031 ]所述第四晶體管和所述第五晶體管的溝道的寬度均為1 um，長度均為5um;
[0032]所述第六晶體管和所述第七晶體管的溝道的寬度均為lum，長度均為2.5um;
[0033]所述第八晶體管和所述第九晶體管的溝道的寬度均為lum，長度均為8um;
[0034]所述第十晶體管和所述第^^一晶體管的溝道的寬度均為600nm，長度均為600nm;
[0035] 所述第十二晶體管和所述第十三晶體管的溝道的寬度均為600nm，長度均為 600nm〇
[0036] 可選地，所述偏置電壓生成單元包括：
[0037] 第十四晶體管，其柵極與第一偏置電流輸入端和第二偏置電壓輸出端連接，漏極 與所述第一偏置電流輸入端連接；
[0038] 第十五晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二偏置電 流輸入端連接；
[0039] 第十六晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第十四晶體 管的源極連接，源極與第一電源端連接；
[0040] 第十七晶體管，其柵極與所述第十五晶體管的源極和第三偏置電壓輸出端連接， 源極與所述第一電源端連接；
[0041] 第十八晶體管，其柵極與第一偏置電壓輸出端連接，源極與第二電源端連接；
[0042] 第十九晶體管，其柵極與第四偏置電壓輸出端連接，源極與所述第二電源端連接， 漏極與所述第四偏置電壓輸出端連接；
[0043] 第二十晶體管，其柵極與所述第一偏置電壓輸出端連接，源極與所述第十八晶體 管的漏極連接，漏極與所述第一偏置電壓輸出端連接；
[0044] 第二十一晶體管，其柵極與所述第一偏置電壓輸出端連接，源極與所述第十九晶 體管的漏極連接；
[0045] 第二十二晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二十晶 體管的漏極連接；
[0046] 第二十三晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二十一 晶體管漏極連接；
[0047] 第二十四晶體管，其柵極與所述第三偏置電壓輸出端連接，漏極與所述第二十二 晶體管的源極連接，源極與所述第一電源端連接；
[0048]第二十五晶體管，其柵極與所述第三偏置電壓輸出端連接，漏極與所述第二十三 晶體管的源極連接，源極與所述第一電源端連接。
[0049] 可選地，所述第十四晶體管、所述第十五晶體管、所述第十六晶體管、所述第十七 晶體管、所述第二十二晶體管、所述第二十三晶體管、所述第二十四晶體管和所述第二十五 晶體管均為N型mos管；
[0050] 所述第十八晶體管、所述第十九晶體管、所述第二十晶體管和所述第二十一晶體 管均為P型mos管。
[0051 ]可選地，所述第十四晶體管的溝道的寬度為91 Onm，長度為1 Oum;
[0052 ]所述第十五晶體管的溝道的寬度為1 um，長度為7 · 5um;
[0053]所述第十六晶體管和所述第十七晶體管的溝道的寬度均為600nm，長度均為10um;
[0054]所述第十八晶體管的溝道的寬度為750nm，長度為10um;
[0055]所述第十九晶體管的溝道的寬度為600nm，長度為10um;
[0056]所述第二十晶體管的溝道的寬度為1.65um，長度為10um;
[0057]所述第二^^一晶體管的溝道的寬度為l〇um，長度為500nm;
[0058]所述第二十二晶體管的溝道的寬度為3.2um，長度為lum;
[0059]所述第二十三晶體管的溝道的寬度為lum，長度為10um;
[0000 ]所述第二十四晶體管的溝道的寬度為5um，長度為4um;
[0061]所述第二十五晶體管的溝道的寬度為600nm，長度為10um〇
[0062] 可選地，第二級運算放大單元包括：
[0063] 第二十六晶體管，其柵極與所述第一級運算放大單元連接，源極與第二電源端連 接，漏極與信號輸出端；
[0064] 第二十七晶體管，其柵極與所述偏置電壓生成單元的第一偏置電壓輸出端連接， 漏極與所述信號輸出端連接，源極與所述第一電源端連接。
[0065]可選地，所述第二十六晶體管為P型mos管，所述第二十七晶體管為N型mos管。
[0066 ]可選地，所述第二十六晶體管的溝道的寬度為9um，長度為1 um;
[0067]所述第二十七晶體管的溝道的寬度為8um，長度為800nm〇
[0068] 可選地，還包括:密勒補償單元，所述密勒補償單元包括:電阻和電容；
[0069] 所述電容的第一端與所述第一級運算放大單元的輸出端連接，所述電容的第二端 與所述電阻的第一端連接；
[0070] 所述電阻的第二端與所述兩級運算放大器的信號輸出端連接。
[0071] 本發(fā)明具有以下有益效果：
[0072] 本發(fā)明提供了一種兩級運算放大器，通過在折疊式共源共柵放大電路中的負載差 分對上增加交叉耦合負載，以實現(xiàn)采取正反饋負電導增益增強技術(shù)來增加兩級運算放大器 的增益;與此同時，通過對折疊式共源共柵放大電路中的mos管的參數(shù)進行合理設置，以降 低兩級運算放大器的噪聲，從而使得高增益與低噪聲性能同時滿足;此外，通過對電路進行 密勒補償，可有效保證電路的穩(wěn)定性。
【附圖說明】
[0073] 圖1為本發(fā)明實施例提供的一種兩級運算放大器的結(jié)構(gòu)示意圖；
[0074] 圖2為現(xiàn)有技術(shù)中的兩級運算放大器的噪聲特性曲線的示意圖；
[0075] 圖3為現(xiàn)有技術(shù)中的兩級運算放大器的交流響應曲線的示意圖；
[0076] 圖4為本發(fā)明實施例提供的兩級運算放大器的噪聲特性曲線的示意圖；
[0077] 圖5為本發(fā)明實施例提供的兩級運算放大器的交流響應曲線的示意圖。
【具體實施方式】
[0078] 為使本領域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖對本發(fā)明提 供的一種兩級運算放大器進行詳細描述。
[0079] 圖1為本發(fā)明實施例提供的一種兩級運算放大器的結(jié)構(gòu)示意圖，如圖1所示，該兩 級運算放大器包括:偏置電壓生成單元1、第一級運算放大單元和第二級運算放大單元。
[0080] 其中，偏置電壓生成單元1與第一級運算放大單元2和第二級運算放大單元4均連 接，用于向第一級運算放大單元2和第二級運算放大單元4提供對應的偏置電壓。
[0081 ]第一級運算放大單元2與第二級運算放大單元4連接，用于提供大增益，包括:折疊 式共源共柵放大電路和交叉耦合負載3，交叉耦合負載3與折疊式共源共柵放大電路中的負 載差分對連接，交叉耦合負載3包括兩個晶體管，交叉耦合負載3中的兩個晶體管分別與對 應的負載差分對中的兩個晶體管構(gòu)成兩個電流鏡結(jié)構(gòu)，且兩個電流鏡結(jié)構(gòu)交叉耦合。
[0082]第二級運算放大單元4用于增大第一級運算放大單元1所輸出信號的輸出擺幅。 [0083]在本發(fā)明中，通過在折疊式共源共柵放大電路中的負載差分對上增加交叉耦合負 載3(又稱為-gm補償），以構(gòu)成兩個交叉耦合的電流鏡結(jié)構(gòu)，此時兩個電流鏡結(jié)構(gòu)(共四個晶 體管）的等效輸出阻抗等于兩個電流鏡結(jié)構(gòu)的跨導之差的倒數(shù)。本實施例中，優(yōu)選地，可將 交叉耦合負載3中的兩個晶體管的性能參數(shù)(例如，溝道的寬長比）設置的與負載差分對中 的兩個晶體管完全相同，此時可構(gòu)成兩個完全相同的電流鏡結(jié)構(gòu)，兩個電流鏡結(jié)構(gòu)的跨導 之差等于〇(在實際應用中，兩個電流鏡結(jié)構(gòu)的跨導之差趨近于0)，兩個電流鏡結(jié)構(gòu)的等效 輸出阻抗可以無限大，此時第一級運算放大單元的總輸出阻抗相應變大，第一級運算放大 單元的增益相應提升，即本實施例提供的兩級運算放大器可以實現(xiàn)高增益。
[0084] 作為本實施例中一種具體方案，可選地，折疊式共源共柵放大電路包括：
[0085] 第一晶體管Ml，其柵極與的偏置電壓生成單元1的第四偏置電壓輸出端Vbias4連 接，源極與第一電源端6連接。
[0086]第二晶體管M2,其柵極與第一信號輸入端Vinl連接，源極與第一晶體管Ml的漏極 連接。
[0087]第三晶體管M3,其柵極與第二信號輸入端Vin2連接，源極與第一晶體管Ml的漏極 連接。
[0088]第四晶體管M4,其柵極與第四偏置電壓輸出端Vbias4連接，源極與第二電源端7連 接，漏極與第二晶體管M2的源極連接。
[0089]第五晶體管M5,其柵極與第四偏置電壓輸出端Vbias4連接，源極與第二電源端7連 接，漏極與第三晶體管M3的源極連接。
[0090]第六晶體管M6，其柵極與偏置電壓生成單兀1的第三偏置電壓輸出端Vbias3連接， 源極第四晶體管M4的漏極連接。
[0091] 第七晶體管M7,其柵極與第三偏置電壓輸出端Vbias3連接，源極與第五晶體管M5 的漏極連接，漏極與第二級運算放大單元4連接。
[0092] 第八晶體管M8,其柵極與偏置電壓生成單元1的第二偏置電壓輸出端Vbias2連接， 漏極與第六晶體管M6的漏極連接。
[0093]第九晶體管M9,其柵極與第二偏置電壓輸出端Vbias2連接，漏極與第七晶體管M7 的漏極連接。
[0094]第十晶體管M10,其柵極與第八晶體管M8的源極連接，漏極與第八晶體管M8的源極 連接，源極與第一電源端6連接。
[0095]第十一晶體管Mil，其柵極與第九晶體管M9的漏極連接，漏極與第九晶體管M9的源 極連接，源極第一電源端6連接。
[0096]其中，第十晶體管M10和第十二晶體管Mil構(gòu)成負載差分對。
[0097]可選地，交叉耦合負載3包括：
[0098]第十二晶體管M12,其柵極與第八晶體管M8的源極連接，漏極與第九晶體管M9的源 極連接，源極與第一電源端6連接；
[0099]第十三晶體管M13,其柵極與第九晶體管M9的源極連接，漏極與第八晶體管M8的源 極連接，源極與第一電源端6連接；
[0100]第十二晶體管M12與第十晶體管M10構(gòu)成電流鏡結(jié)構(gòu)，第十三晶體管M13與第^^一 晶體管Ml 1構(gòu)成電流鏡結(jié)構(gòu)。
[0101]其中，第二晶體管M2與第三晶體管M3相同，第四晶體管M4與第五晶體管M5相同，第 六晶體管M6與第七晶體管M7相同，第八晶體管M8與第九晶體管M9相同，第十晶體管M10與第 十一晶體管Mil相同，第十二晶體管M12與第十三晶體管M13相同。
[0102]此時，第一級運算放大單元2的總電阻R?t:
[0103] Rout= [ (gm6+gmb6)*r06*(r04 I |r02)] I I [(gm8+gmb8)*r08*r0(10,ll,12,13)]---(l)
[0104]其中，gm6和gmb6分別表不第六晶體管M6的跨導和考慮體效應時的襯底跨導(其值一 般較?。?，gm8和gmb8分別表示第八晶體管M8的跨導和考慮體效應時的襯底跨導(其值一般較 ?。?，r〇 2、r〇4、r〇6和w分別表示第二晶體管M2、第四晶體管M4、第六晶體管M6、第八晶體管M8 的輸出阻抗，5 (1〇,11,12,13)表示第十晶體管組0、第^^一晶體管M11、第十二晶體管M12、第十三 晶體管Ml 3共四個晶體管的等效輸出阻抗。
[0105]第一級運算放大單元2的增益|心| :
[0107]其中，gm2表示第二晶體管M2的跨導。
[0108]基于上式（1)和(2)，當?shù)谑w管M10、第^^一晶體管Mil、第十二晶體管M12、第十 三晶體管M13共四個晶體管的等效輸出阻抗增大時，第一級運算放大單元的增益也可相應 增大。
[0109] 在本實施例中，可選地，偏置電壓生成單元1包括：
[0110] 第十四晶體管M14,其柵極與第一偏置電流輸入端Ibiasl和第二偏置電壓輸出端 Vbias2連接，漏極與第一偏置電流輸入端Ibiasl連接。
[0111] 第十五晶體管M15,其柵極與第二偏置電壓輸出端Vbias2連接，漏極與第二偏置電 流輸入端Ibias2連接。
[0112]第十六晶體管M16,其柵極與第二偏置電壓輸出端Vbias2連接，漏極與第十四晶體 管M14的源極連接，源極與第一電源端6連接。
[0113]第十七晶體管M17,其柵極與第十五晶體管M15的源極和第三偏置電壓輸出端 Vbias3連接，源極與第一電源端6連接。
[0114] 第十八晶體管M18,其柵極與第一偏置電壓輸出端Vbiasl連接，源極與第二電源端 7連接。
[0115] 第十九晶體管M19,其柵極與第四偏置電壓輸出端Vbias4連接，源極與第二電源端 7連接，漏極與第四偏置電壓輸出端Vbias4連接。
[0116]第二十晶體管M20,其柵極與第一偏置電壓輸出端Vbiasl連接，源極與第十八晶體 管M18的漏極連接，漏極與第一偏置電壓輸出端Vbiasl連接。
[0117]第二^^一晶體管M21，其柵極與第一偏置電壓輸出端Vbiasl連接，源極與第十九晶 體管Ml 9的漏極連接。
[0118]第二十二晶體管M22,其柵極與第二偏置電壓輸出端Vbias2連接，漏極與第二十晶 體管M20的漏極連接。
[0119]第二十三晶體管M23,其柵極與第二偏置電壓輸出端Vbias2連接，漏極與第二^^一 晶體管M21漏極連接。
[0120]第二十四晶體管M24,其柵極與第三偏置電壓輸出端Vbias3連接，漏極與第二十二 晶體管M22的源極連接，源極與第一電源端6連接。
[0121]第二十五晶體管M25,其柵極與第三偏置電壓輸出端Vbias3連接，漏極與第二十三 晶體管M23的源極連接，源極與第一電源端6連接。
[0122]第二級運算放大單元4包括：
[0123] 第二十六晶體管M26,其柵極與第一級運算放大單元2連接，源極與第二電源端7連 接，漏極與信號輸出端Out。
[0124] 第二十七晶體管M27,其柵極與偏置電壓生成單元1的第一偏置電壓輸出端Vbiasl 連接，漏極與信號輸出端Out連接，源極與第一電源端6連接。
[0125] 與第一級的折疊式共源共柵結(jié)構(gòu)相比，第二級運算放大單元2的噪聲可忽略不計。 在頻率相對較低時，第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第十晶體 管M10、第^^一晶體管M11、第十二晶體管M12和第十三晶體管M13作為主要的噪聲源。此時該 兩級運算放大器的閃爍噪聲V f lic；ker和熱噪聲Vthermai分別為：
[0128] 其中，KmdPKm4分別表示第二晶體管M2和第四晶體管M4的閃爍噪聲系數(shù)，（WL) 2和 (WL)4分別表示第二晶體管M2和第四晶體管M4的溝道面積(溝道長度和寬度的乘積），CM表 示單位面積的柵氧化層電容，f為待處理信號的頻率，γ為常數(shù)(對長溝道晶體管而言，γ的 值一般為2/3,在亞微米M0SFET中，γ取值會更大，另外γ的大小在某種程度上也會隨著漏 源電壓的變化而發(fā)生改變），k為玻爾茲曼常數(shù)，Τ為絕對溫度。
[0129] 基于上式（3)和(4)，通過增大第二晶體管M2(第三晶體管M3)的跨導和/或降低第 四晶體管M4(第五晶體管M5)的跨導，可使得閃爍噪聲V flicker和熱噪聲Vth_i均降低。
[0134] 其中，μω4Ρμω4分別為第二晶體管M2和第四晶體管M4的載流子迀移率，（W/L) 2和(W/ U 4分別為第二晶體管M2和第四晶體管M4的溝道的寬長比，ID2和ID4分別為分配給第二晶體 管M2和第四晶體管M4的漏電流。
[0135] 基于上式(5)和(6)，考慮到N型mos管中的載流子迀移率比P型mos管中的載流子迀 移率大，本實施例中第二晶體管M2(第三晶體管M3)優(yōu)選為N型mos管，從而可有效提升第二 晶體管M2的跨導；第四晶體管M4(第五晶體管M5)優(yōu)選為P型mos管，從而可有效降低第四晶 體管M4的跨導。與此同時，參見上式(3)，由于N型mos管的閃爍噪聲系數(shù)小于P型mos管的閃 爍噪聲系數(shù)，因而當?shù)诙w管M2為N型mos管時更有利于減小閃爍噪聲Vm。!^。
[0136] 此外，基于上式(3)可見，提升第二晶體管M2和第四晶體管M4的溝道面積也有利于 減小閃爍噪聲Vm。!^。與此同時，基于上式(5)和(6)可見，在提升第二晶體管M2和第四晶體 管M4的溝道面積的同時，還需要使得第二晶體管M2的溝道的寬長比盡量大(提高第二晶體 管M2的跨導），而第四晶體管M4的溝道的寬長比盡量小（降低第四晶體管M4的跨導）。因此， 在保證溝道面積一定的前提下，應使得第二晶體管M2的溝道的寬度盡量較大，且使得第四 晶體管M4的溝道的長度盡量較大。
[0137] 基于上述考慮，本實施例中優(yōu)選地，第二晶體管M2和第三晶體管M3的溝道的寬度 均為1.2um，長度均為600nm;第四晶體管M4和第五晶體管M5的溝道的寬度均為lum，長度均 為5um。此時，可在保證兩級運算放大器實現(xiàn)了高增益的同時，也實現(xiàn)了低噪聲。
[0138] 可選地，第一晶體管Ml的溝道的寬度為lum，長度為600nm，此時第一晶體管Ml的具 備較大的溝道面積和較大的寬長比，從而使得流向第二晶體管M2的漏電流盡可能量的大， 從而能有效提升第二晶體管M2的跨導，進而有利于減小噪聲。
[0139] 本實施例中，進一步可選地，第一晶體管Ml、第八晶體管M8、第九晶體管M9、第十晶 體管M10、第^^一晶體管Ml 1、第十二晶體管Ml 2、第十三晶體管Ml 3、第十四晶體管Ml 4、第十 五晶體管組5、第十六晶體管組6、第十七晶體管組7、第二十二晶體管122、第二十三晶體管 M23、第二十四晶體管M24、第二十五晶體管M25和第二十七晶體管M27均為N型mos管;第六晶 體管M6、第七晶體管M7、第十八晶體管M18、第十九晶體管M19、第二十晶體管M20、第二^^一 晶體和第二十六晶體管M26均為P型mos管。
[0140]更進一步地，第六晶體管M6和第七晶體管M7的溝道的寬度均為lum，長度均為 2.5um;第八晶體管M8和第九晶體管M9的溝道的寬度均為lum，長度均為8um;第十晶體管M10 和第十一晶體管Mil的溝道的寬度均為600nm，長度均為600nm;第十二晶體管M12和第十三 晶體管M13的溝道的寬度均為600nm，長度均為600nm;第十四晶體管M14的溝道的寬度為 910nm，長度為10um;第十五晶體管M15的溝道的寬度為lum，長度為7.5um;第十六晶體管M16 和第十七晶體管M17的溝道的寬度均為600nm，長度均為10um;第十八晶體管M18的溝道的寬 度為750nm，長度為10um;第十九晶體管M19的溝道的寬度為600nm，長度為10um;第二十晶體 管M20的溝道的寬度為1.65um，長度為10um;第二^^一晶體管M21的溝道的寬度為10um，長度 為500nm;第二十二晶體管M22的溝道的寬度為3.2um，長度為lum;第二十三晶體管M23的溝 道的寬度為lum，長度為10um ;第二十四晶體管M24的溝道的寬度為5um，長度為4um;第二十 五晶體管M25的溝道的寬度為600nm，長度為10um ;第二十六晶體管M26的溝道的寬度為9um， 長度為lum;第二十七晶體管M27的溝道的寬度為8um，長度為800nm〇
[0141] 需要說明的是，本實施例中的第一電源端6為低電平端Vss，第二電源端7為高電平 端Vdd，各N型mo s管的襯底均連接低電平端Vs s，各P型mo s管的襯底均連接高電平端Vdd。
[0142] 可選地，該兩級運算放大器還包括：密勒補償單元5，以用于進行米勒補償。具體 地，密勒補償單元5包括:一電阻R和一電容C，該電容C的第一端與第一級運算放大單元2的 輸出端A連接，該電容C的第二端與電阻R的第一端連接，該電阻R的第二端與兩級運算放大 器的信號輸出端Out連接。本實施例中，通過設置密勒補償單元5,可使得主極點和非主極點 分別向低頻和高頻移動實現(xiàn)極點分離，電阻將右半平面的零點移向高頻，可減小甚至抵消 零點對系統(tǒng)穩(wěn)定性的影響。
[0143] 圖2為現(xiàn)有技術(shù)中的兩級運算放大器的噪聲特性曲線的示意圖，圖3為現(xiàn)有技術(shù)中 的兩級運算放大器的交流響應曲線的示意圖，如圖2和圖3所示，通過仿真工具Spectre對現(xiàn) 有技術(shù)中的兩級運算放大器進行仿真分析，其仿真結(jié)果顯示，現(xiàn)有技術(shù)中的兩級運算放大 器的單位增益帶寬約為10MHz，直流增益為125.7dB，相位裕度為59.2°，在1MHz頻率處的輸 入?yún)⒖荚肼暣蠹s為66.7(nv/^)。由此可見，現(xiàn)有技術(shù)中的兩級運算放大器的增益與噪聲 都很大，高增益與低噪聲性能不可同時滿足。
[0144] 圖4為本發(fā)明實施例提供的兩級運算放大器的噪聲特性曲線的示意圖，圖5為本發(fā) 明實施例提供的兩級運算放大器的交流響應曲線的示意圖，如圖4和圖5所示，通過仿真工 具Spectre對現(xiàn)有技術(shù)中的兩級運算放大器進行仿真分析，其仿真結(jié)果顯示，本發(fā)明實施例 提供的兩級運算放大器的直流增益為114.3dB，即放大能力依然很強，在1MHz頻率處的輸入 參考噪聲約為26.5(ην/?)，相比現(xiàn)有技術(shù)而言，本發(fā)明實施例提供的兩級運算放大器其 噪聲下降約2/3。由此可見，本發(fā)明實施例提供的兩級運算放大器的增益大與噪聲小，高增 益與低噪聲性能同時滿足。
[0145]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施 方式，然而本發(fā)明并不局限于此。對于本領域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精 神和實質(zhì)的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【主權(quán)項】
1. 一種兩級運算放大器，其特征在于，包括:偏置電壓生成單元、第一級運算放大單元 和第二級運算放大單元； 所述偏置電壓生成單元，與所述第一級運算放大單元和所述第二級運算放大單元均連 接，用于向所述第一級運算放大單元和所述第二級運算放大單元提供對應的偏置電壓； 所述第一級運算放大單元，與所述第二級運算放大單元連接，用于提供大增益，包括： 折疊式共源共柵放大電路和交叉耦合負載，所述交叉耦合負載與所述折疊式共源共柵放大 電路中的負載差分對連接，所述交叉耦合負載包括兩個晶體管，所述交叉耦合負載中的兩 個晶體管分別與對應的所述負載差分對中的兩個晶體管一一對應，且構(gòu)成兩個電流鏡結(jié) 構(gòu)，兩個所述電流鏡結(jié)構(gòu)交叉耦合； 第二級運算放大單元，用于增大所述第一級運算放大單元所輸出信號的輸出擺幅。2. 根據(jù)權(quán)利要求1所述的兩級運算放大器，其特征在于，所述折疊式共源共柵放大電路 包括： 第一晶體管，其柵極與所述的偏置電壓生成單元的第四偏置電壓輸出端連接，源極與 第一電源端連接； 第二晶體管，其柵極與第一信號輸入端連接，源極與所述第一晶體管的漏極連接； 第三晶體管，其柵極與第二信號輸入端連接，源極與所述第一晶體管的漏極連接； 第四晶體管，其柵極與所述第四偏置電壓輸出端連接，源極與第二電源端連接，漏極與 所述第二晶體管的漏極連接； 第五晶體管，其柵極與所述第四偏置電壓輸出端連接，源極與所述第二電源端連接，漏 極與所述第三晶體管的漏極連接； 第六晶體管，其柵極與所述偏置電壓生成單元的第三偏置電壓輸出端連接，源極與所 述第四晶體管的漏極連接； 第七晶體管，其柵極與所述第三偏置電壓輸出端連接，源極與所述第五晶體管的漏極 連接，漏極與所述第二級運算放大單元連接； 第八晶體管，其柵極與所述偏置電壓生成單元的第二偏置電壓輸出端連接，漏極與所 述第六晶體管的漏極連接； 第九晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第七晶體管的漏極 連接； 第十晶體管，其柵極與所述第八晶體管的源極連接，漏極與所述第八晶體管的源極連 接，源極與所述第一電源端連接； 第十一晶體管，其柵極與所述第九晶體管的源極連接，漏極與所述第九晶體管的源極 連接，源極與所述第一電源端連接； 所述第十晶體管和第十一晶體管構(gòu)成所述負載差分對。3. 根據(jù)權(quán)利要求2所述的兩級運算放大器，其特征在于，所述交叉耦合負載包括： 第十二晶體管，其柵極與所述第八晶體管的源極連接，漏極與所述第九晶體管的源極 連接，源極與所述第一電源端連接； 第十三晶體管，其柵極與所述第九晶體管的源極連接，漏極與所述第八晶體管的源極 連接，源極與所述第一電源端連接； 所述第十二晶體管與所述第十晶體管構(gòu)成電流鏡結(jié)構(gòu)，所述第十三晶體管與所述第十 一晶體管構(gòu)成電流鏡結(jié)構(gòu)。4. 根據(jù)權(quán)利要求3所述的兩級運算放大器，其特征在于， 所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第八晶體管、所述第九晶體 管、所述第十晶體管、所述第十一晶體管、所述第十二晶體管和所述第十三晶體管均為N型 mos 管； 所述第四晶體管、所述第五晶體管、所述第六晶體管和所述第七晶體管均為P型mos管。5. 根據(jù)權(quán)利要求4所述的兩級運算放大器，其特征在于， 所述第一晶體管的溝道的寬度為lum，長度為600nm; 所述第二晶體管和所述第三晶體管的溝道的寬度均為1.2um，長度均為600nm; 所述第四晶體管和所述第五晶體管的溝道的寬度均為lum，長度均為5um; 所述第六晶體管和所述第七晶體管的溝道的寬度均為lum，長度均為2.5um; 所述第八晶體管和所述第九晶體管的溝道的寬度均為lum，長度均為Sum; 所述第十晶體管和所述第十一晶體管的溝道的寬度均為600nm，長度均為600nm; 所述第十二晶體管和所述第十三晶體管的溝道的寬度均為600nm，長度均為600nm。6. 根據(jù)權(quán)利要求1所述的兩級運算放大器，其特征在于，所述偏置電壓生成單元包括： 第十四晶體管，其柵極與第一偏置電流輸入端和第二偏置電壓輸出端連接，漏極與所 述第一偏置電流輸入端連接； 第十五晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二偏置電流輸 入端連接； 第十六晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第十四晶體管的 源極連接，源極與第一電源端連接； 第十七晶體管，其柵極與所述第十五晶體管的源極和第三偏置電壓輸出端連接，源極 與所述第一電源端連接； 第十八晶體管，其柵極與第一偏置電壓輸出端連接，源極與第二電源端連接； 第十九晶體管，其柵極與第四偏置電壓輸出端連接，源極與所述第二電源端連接，漏極 與所述第四偏置電壓輸出端連接； 第二十晶體管，其柵極與所述第一偏置電壓輸出端連接，源極與所述第十八晶體管的 漏極連接，漏極與所述第一偏置電壓輸出端連接； 第二十一晶體管，其柵極與所述第一偏置電壓輸出端連接，源極與所述第十九晶體管 的漏極連接； 第二十二晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二十晶體管 的漏極連接； 第二十三晶體管，其柵極與所述第二偏置電壓輸出端連接，漏極與所述第二十一晶體 管漏極連接； 第二十四晶體管，其柵極與所述第三偏置電壓輸出端連接，漏極與所述第二十二晶體 管的源極連接，源極與所述第一電源端連接； 第二十五晶體管，其柵極與所述第三偏置電壓輸出端連接，漏極與所述第二十三晶體 管的源極連接，源極與所述第一電源端連接。7. 根據(jù)權(quán)利要求6所述的兩級運算放大器，其特征在于， 所述第十四晶體管、所述第十五晶體管、所述第十六晶體管、所述第十七晶體管、所述 第二十二晶體管、所述第二十三晶體管、所述第二十四晶體管和所述第二十五晶體管均為N 型mos管； 所述第十八晶體管、所述第十九晶體管、所述第二十晶體管和所述第二十一晶體管均 為P型mos管。8. 根據(jù)權(quán)利要求7所述的兩級運算放大器，其特征在于， 所述第十四晶體管的溝道的寬度為910nm，長度為10um; 所述第十五晶體管的溝道的寬度為lum，長度為7.5um; 所述第十六晶體管和所述第十七晶體管的溝道的寬度均為600nm，長度均為10um; 所述第十八晶體管的溝道的寬度為750nm，長度為10um; 所述第十九晶體管的溝道的寬度為600nm，長度為10um; 所述第二十晶體管的溝道的寬度為1.65um，長度為10um; 所述第二十一晶體管的溝道的寬度為l〇um，長度為500nm; 所述第二十二晶體管的溝道的寬度為3.2um，長度為lum; 所述第二十三晶體管的溝道的寬度為lum，長度為10um; 所述第二十四晶體管的溝道的寬度為5um，長度為4um; 所述第二十五晶體管的溝道的寬度為600nm，長度為10um。9. 根據(jù)權(quán)利要求1所述的兩級運算放大器，其特征在于，第二級運算放大單元包括： 第二十六晶體管，其柵極與所述第一級運算放大單元連接，源極與第二電源端連接，漏 極與信號輸出端連接； 第二十七晶體管，其柵極與所述偏置電壓生成單元的第一偏置電壓輸出端連接，漏極 與所述信號輸出端連接，源極與所述第一電源端連接。10. 根據(jù)權(quán)利要求9所述的兩級運算放大器，其特征在于， 所述第二十六晶體管為P型mos管，所述第二十七晶體管為N型mos管。11. 根據(jù)權(quán)利要求10所述的兩級運算放大器，其特征在于， 所述第二十六晶體管的溝道的寬度為9um，長度為lum; 所述第二十七晶體管的溝道的寬度為8um，長度為800nm。12. 根據(jù)權(quán)利要求9所述的兩級運算放大器，其特征在于，還包括:密勒補償單元，所述 密勒補償單元包括:電阻和電容； 所述電容的第一端與所述第一級運算放大單元的輸出端連接，所述電容的第二端與所 述電阻的第一端連接； 所述電阻的第二端與所述兩級運算放大器的信號輸出端連接。
【文檔編號】H03F3/45GK106026937SQ201610394391
【公開日】2016年10月12日
【申請日】2016年6月6日
【發(fā)明人】孫高明, 鄭喆奎, 栗首
【申請人】京東方科技集團股份有限公司