應(yīng)用于rs-485接收端的遲滯比較器的制造方法
【專利摘要】本實(shí)用新型公開了一種應(yīng)用于RS?485接收端的遲滯比較器，包括分壓電路，折疊式共源共柵運(yùn)放，極性交換開關(guān)和遲滯電壓控制電路，分壓電路用于對(duì)遲滯比較器的兩個(gè)輸入信號(hào)進(jìn)行電平線性位移，便于后續(xù)電路處理；折疊式共源共柵運(yùn)放與所述分壓電路相連，對(duì)電平位移后的兩個(gè)信號(hào)進(jìn)行比較；極性交換開關(guān)處于所述折疊式共源共柵運(yùn)放中，根據(jù)外部極性檢測(cè)系統(tǒng)的數(shù)字輸出結(jié)果，對(duì)比較器極性進(jìn)行相應(yīng)交換；遲滯電壓控制電路，與所述折疊式共源共柵運(yùn)放相連，用于調(diào)節(jié)遲滯電壓區(qū)間。本實(shí)用新型的遲滯比較器，解決了無(wú)極性RS?485接收端中比較器極性交換后遲滯區(qū)間為正區(qū)間的問(wèn)題，極性交換前后都能保證比較器的遲滯區(qū)間處于?200mV~?50mV之間。
【專利說(shuō)明】
應(yīng)用于RS-485接收端的遲滯比較器
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及電能電網(wǎng)通信領(lǐng)域或模擬電路技術(shù)領(lǐng)域，尤其涉及應(yīng)用于RS-485 接收端的一種遲滯比較器。
【背景技術(shù)】
[0002] RS-485是由電子工業(yè)協(xié)會(huì)(EIA)和和通訊工業(yè)協(xié)會(huì)(TIA)制定的一種串行接口標(biāo) 準(zhǔn)。RS-485接口具有高噪聲抑制、相對(duì)高的傳輸速率、傳輸距離遠(yuǎn)、寬共模范圍等特點(diǎn)，同時(shí) RS-485通訊接口芯片具有控制方便、成本低廉等優(yōu)點(diǎn)。
[0003] RS-485通訊接口芯片的管腳定義如附圖2所示，其中：R0為接收端輸出信號(hào);RE為 接收端使能信號(hào);DE為發(fā)送端使能信號(hào);DI為發(fā)送端輸入信號(hào);VDD為電源;A/B為信號(hào)引腳， 當(dāng)DE、RE都為高電平"1"時(shí)，作為平衡驅(qū)動(dòng)器的輸出引腳，當(dāng)DE、RE都為0時(shí)，作為接收端的信 號(hào)輸入引腳;GND為地。
[0004] 無(wú)極性RS-485通訊接口芯片可自動(dòng)檢測(cè)A、B信號(hào)線的極性，并根據(jù)檢測(cè)結(jié)果在芯 片內(nèi)部做出調(diào)整，與原有的有極性RS-485芯片在管腳定義上完全兼容，可實(shí)現(xiàn)替代，不增加 成本。
[0005] 中國(guó)201220086354.9號(hào)實(shí)用新型專利公開了一種無(wú)極性485芯片，其主要包括差 分電壓檢測(cè)電路，5ms積分電路，通訊極性辨識(shí)開關(guān)電路，當(dāng)485芯片的通訊A，B腳間的電壓 持續(xù)的5ms內(nèi)，保持Vab>0時(shí)，通訊極性辨識(shí)開關(guān)電路不動(dòng)作，默認(rèn)485芯片的通訊A腳接入通 訊總線的A線路上，485芯片的通訊B腳接入通訊總線的B線路上；當(dāng)485芯片的通訊A，B腳間 的電壓持續(xù)的5ms內(nèi)，保持Vab〈0時(shí)，通訊極性辨識(shí)電路翻轉(zhuǎn)，485芯片的通訊A腳接到通訊總 線的B總線上，485芯片的通訊B腳接入通訊總線的A線路上。
[0006] 上述專利技術(shù)雖然提供了一種無(wú)極性485芯片，但其存在如下缺點(diǎn)，當(dāng)接收端比較 器遲滯區(qū)間為_200mV~-50mV之間時(shí)，用此方法后，比較器遲滯區(qū)間變?yōu)?50mV~+200mV，A/ B端在短路、空閑、開路等狀態(tài)時(shí)，正接和反接兩種情況下R0輸出會(huì)發(fā)生變化。

【發(fā)明內(nèi)容】

[0007] 為了解決上述技術(shù)難題，本實(shí)用新型的目的是提供一種應(yīng)用于RS-485接收端的遲 滯比較器，以解決極性交換后比較器遲滯區(qū)間變?yōu)檎齾^(qū)間的問(wèn)題。
[0008] 為達(dá)到上述目的，本實(shí)用新型的一種應(yīng)用于RS-485接收端的遲滯比較器，包括分 壓電路，折疊式共源共柵運(yùn)放，極性交換開關(guān)和遲滯電壓控制電路，分壓電路用于對(duì)遲滯比 較器的兩個(gè)輸入信號(hào)進(jìn)行電平線性位移，便于后續(xù)電路處理;折疊式共源共柵運(yùn)放與所述 分壓電路相連，對(duì)電平位移后的兩個(gè)信號(hào)進(jìn)行比較;極性交換開關(guān)處于所述折疊式共源共 柵運(yùn)放中，根據(jù)外部極性檢測(cè)系統(tǒng)的數(shù)字輸出結(jié)果，對(duì)比較器極性進(jìn)行相應(yīng)交換;遲滯電壓 控制電路，與所述折疊式共源共柵運(yùn)放相連，用于調(diào)節(jié)遲滯電壓區(qū)間。
[0009] 進(jìn)一步改進(jìn)是，所述分壓電路含有：第一PM0S管、第二PM0S管、第三PM0S管、第四 PM0S管，以及四個(gè)電阻:第一電阻、第二電阻、第三電阻、第四電阻;其中，所述第一PM0S管的 源極和第二PMOS管的源極都接電源電壓VDD，柵極接第一偏置電壓VBP1，該第一PMOS管的漏 極和所述第三PM0S管的源極相連，該第二PM0S管的漏極和所述第四PM0S管的源極相連，所 述第三PMOS管的柵極和漏極相連，再和第一電阻、第二電阻的一端相連，所述第四PMOS管的 柵極和漏極相連，再和第三電阻、第四電阻的一端相連，所述第一電阻的另一端接輸入信號(hào) A，所述第二電阻的另一端接GND，所述第三電阻的另一端接輸入信號(hào)B，所述第四電阻的另 一端接GND。
[0010] 進(jìn)一步改進(jìn)是，所述折疊式共源共柵運(yùn)放由五個(gè)PM0S管：第五PM0S管、第六PM0S 管、第七PMOS管，第八PMOS管，第九PMOS管，四個(gè)NM0S管:第五NM0S管，第六NM0S管，第七NM0S 管，第八NM0S管組成；
[0011] 所述第五PM0S管的源極、所述第八PM0S管的源極和所述第九PM0S管的源極都接電 源電壓VDD，該第五PM0S管的柵極接第一偏置電壓VBP1，所述第六PM0S管的源極和襯底相互 連接，再與第五PM0S管的漏極相連，所述第七PM0S管的源極和襯底相互連接，再與第五PM0S 管的漏極相連，該第六PMOS管的柵極與第一 PMOS管的漏極和第三PMOS管的源極相連，該第 七PM0S管的柵極與第二PM0S管的漏極和第四PM0S管的源極相連，所述第七NM0S管的柵極和 第八匪0S管的柵極相連，都連接在第二偏置電壓VBN2上，該第七匪0S管的源極和第八匪0S 管的源極都與GND連接，所述第五NM0S管的柵極和第六NM0S管的柵極相連，都連接在第三偏 置電壓VBN3上，所述第五匪0S管的源極與第七NM0S管的漏極相連，所述第六NM0S管的源極 與第八NM0S管的漏極相連，所述第八PM0S管與所述第九PM0S管的柵極相連，所述第八PM0S 管的柵極與漏極相連，再與所述第五NM0S管的漏極相連，所述第九PMOS管的漏極與所述第 六NM0S管的漏極相連。
[0012] 進(jìn)一步改進(jìn)是，所述極性交換開關(guān)含有:第一NM0S管、第二NM0S管、第三NM0S管、第 四匪0S管;所述外部極性檢測(cè)系統(tǒng)的數(shù)字輸出信號(hào)為CLK和CLK'；其中：所述第一W0S管的 漏極和所述第三匪0S管的漏極相連，再與第六PM0S管的漏極相連，所述第二NM0S管的漏極 和所述第四NM0S管的漏極相連，再與第七PM0S管的漏極相連，所述第一匪0S管的柵極和第 二匪0S管的柵極相連，都連接在CLK上，所述第三匪0S管的柵極和第四匪0S管的柵極相連， 都連接在CLK'上，所述第一 NM0S管的源極和第四匪0S管的源極相連，再與第八NM0S管的漏 極相連，所述第二NM0S管的源極和第三NM0S管的源極相連，再與第七NM0S管的漏極相連。
[0013] 進(jìn)一步改進(jìn)是，所述遲滯電壓控制電路含有：第五電阻，還含有五個(gè)匪0S管：第九 匪0S管、第十匪0S管、第^^一匪0S管、第十二NM0S管、第十三匪0S管，還含有三個(gè)反相器:第 一反相器、第二反相器、第三反相器;其中：所述第九匪0S管的柵極與第三偏置電壓VBN3連 接，該第九匪0S管的漏極與第五電阻的一端相連，所述第五電阻的另一端接電源電壓VDD， 所述第九NM0S管的源極與第九PM0S管的漏極和第六NM0S管的漏極相連，再與第一反相器的 輸入相連，所述第一反相器的輸出與第二反相器的輸入相連，所述第二反相器的輸出與所 述第三反相器的輸入相連，所述第三反相器的輸出為0UT，所述第十NM0S管的柵極與第一反 相器的輸出端相連，該第十NM0S管的漏極與第八NM0S管的漏極相連，該第十NM0S管的源極 與所述第十二NM0S管的漏極相連，所述第十一 NM0S管的柵極與第二反相器的輸出端相連， 該第十一NM0S管的漏極與第七NM0S管的漏極相連，該第^^一匪0S管的源極與所述第十三 W0S管的漏極相連，所述第十二匪0S管的柵極與所述第十三NM0S管的柵極相連，都連接在 第二偏置電壓VBN2上，所述第十二NM0S管的源極與所述第十三NM0S管的源極都與GND連接。
[0014] 本實(shí)用新型的有益效果是:本實(shí)用新型提出了一種應(yīng)用于RS-485接收端的遲滯比 較器，解決了無(wú)極性RS-485接收端中比較器極性交換后遲滯區(qū)間為正區(qū)間的問(wèn)題，極性交 換前后都能保證比較器的遲滯區(qū)間處于_200mV~-50mV之間。
【附圖說(shuō)明】
[0015] 圖1為本實(shí)用新型的遲滯比較器的電路示意圖。
[0016] 圖2為RS-485通訊接口芯片的管腳定義。
【具體實(shí)施方式】
[0017] 下面將參考附圖并結(jié)合實(shí)施例來(lái)詳細(xì)說(shuō)明本實(shí)用新型。
[0018] 參照附圖1所示，本實(shí)用新型所述的一種應(yīng)用于RS-485接收端的遲滯比較器，包括 分壓電路，折疊式共源共柵運(yùn)放，極性交換開關(guān)和遲滯電壓控制電路：
[0019] 所述分壓電路含有:第一PM0S管MP6，第二PM0S管MP7，第三PM0S管MP4，第四PM0S管 MP5,以及四個(gè)電阻：第一電阻rl，第二電阻r2,第三電阻r3,第四電阻r4,其中，所述第一 PM0S管MP6的源極和第二PM0S管MP7的源極都接電源電壓VDD，柵極接第一偏置電壓VBP1，該 第一 PM0S管MP6的漏極和所述第三PM0S管MP4的源極相連，該第二PM0S管MP7的漏極和所述 第四PM0S管MP5的源極相連，所述第三PM0S管MP4的柵極和漏極相連，再和第一電阻rl、第二 電阻r2的一端相連，所述第四PM0S管MP5的柵極和漏極相連，再和第三電阻r3、第四電阻r4 的一端相連，所述第一電阻rl的另一端接輸入信號(hào)A，所述第二電阻r2的另一端接GND，所述 第三電阻r3的另一端接輸入信號(hào)B，所述第四電阻r4的另一端接GND。
[0020] 所述折疊式共源共柵運(yùn)放和極性交換開關(guān)電路含有：五個(gè)PM0S管：第五PM0S管 MP3，第六PM0S管MP1，第七PM0S管MP2，第八PM0S管MP8，第九PM0S管MP9，還含有：八個(gè)匪0S 管：第一匪0S管麗1，第二匪0S管麗2，第三匪0S管麗3，第四匪0S管麗4，第五匪0S管麗5，第六 匪0S管MN6，第七匪0S管MN8，第八匪0S管MN9，其中：所述第五PM0S管MP3的源極、所述第八 PM0S管MP8的源極和所述第九PM0S管MP9的源極都接電源電壓VDD，該第五PM0S管MP3的柵極 接第一偏置電壓，所述第六PM0S管MP1的源極和襯底相互連接，再與第五PM0S管MP3的漏極 相連，所述第七PM0S管MP2的源極和襯底相互連接，再與第五PM0S管MP3的漏極相連，該第六 PM0S管MP1的柵極與第一 PM0S管MP6的漏極和第三PM0S管MP4的源極相連，該第七PM0S管MP2 的柵極與第二PM0S管MP7的漏極和第四PM0S管MP5的源極相連，所述第一 NM0S管麗1的漏極 和所述第三NM0S管麗3的漏極相連，再與第六PM0S管MP1的漏極相連，所述第二NM0S管麗2的 漏極和所述第四匪0S管麗4的漏極相連，再與第七PM0S管MP2的漏極相連，所述第一匪0S管 麗1的柵極和第二匪0S管麗2的柵極相連，都連接在CLK上，所述第三匪0S管麗3的柵極和第 四NM0S管麗4的柵極相連，都連接在CLK'上，所述第一 NM0S管麗1的源極和第四NM0S管MN4的 源極相連，再與第八NM0S管MN9的漏極相連，所述第二NM0S管MN2的源極和第三NM0S管MN3的 源極相連，再與第七NM0S管麗8的漏極相連，所述第七匪0S管MN8的柵極和第八NM0S管麗9的 柵極相連，都連接在第二偏置電壓VBN2上，該第七匪0S管MN8的源極和第八匪0S管MN9的源 極都與GND連接，所述第五NM0S管MN5的柵極和第六NM0S管MN6的柵極相連，都連接在第三偏 置電壓VBN3上，所述第五匪0S管麗5的源極與第七NM0S管麗8的漏極相連，所述第六匪0S管 MN6的源極與第八NM0S管麗9的漏極相連，所述第八PM0S管MP8與所述第九PM0S管MP9的柵極 相連，所述第八PMOS管MP8的柵極與漏極相連，再與所述第五NMOS管麗5的漏極相連，所述第 九PM0S管MP9的漏極與所述第六NM0S管MN6的漏極相連。
[0021 ] 所述遲滯電壓控制電路含有:第五電阻r5，還含有五個(gè)NM0S管:第九NM0S管MN7，第 十NM0S管麗10，第^-一NM0S管麗11，第十二匪0S管麗12，第十三匪0S管麗13，還含有三個(gè)反 相器:第一反相器invl，第二反相器inv2，第三反相器inv3，其中：所述第九NM0S管麗7的柵 極與第三偏置電壓VBN3連接，該第九NM0S管MN7的漏極與第五電阻r5的一端相連，所述第五 電阻r5的另一端接電源電壓VDD，所述第九匪0S管麗7的源極與第九PM0S管MP9的漏極和第 六NM0S管麗6的漏極相連，再與第一反相器invl的輸入相連，所述第一反相器invl的輸出與 第二反相器inv2的輸入相連，所述第二反相器inv2的輸出與所述第三反相器inv3的輸入相 連，所述第三反相器inv3的輸出為0UT，所述第十NM0S管MN10的柵極與第一反相器invl的輸 出端相連，該第十NM0S管MN10的漏極與第八NM0S管MN9的漏極相連，該第十NM0S管MN10的源 極與所述第十二NM0S管MN12的漏極相連，所述第^^一NM0S管MN11的柵極與第二反相器inv2 的輸出端相連，該第十一NM0S管MN11的漏極與第七NM0S管MN8的漏極相連，該第^^一NM0S管 麗11的源極與所述第十三NM0S管麗13的漏極相連，所述第十二NM0S管麗12的柵極與所述第 十三匪0S管MN13的柵極相連，都連接在第二偏置電壓VBN2上，所述第十二NM0S管MN12的源 極與所述第十三NM0S管MN13的源極都與GND連接。
[0022] 參照附圖1所示，為了求比較器的正負(fù)翻轉(zhuǎn)閾值點(diǎn)，當(dāng)CLK為高電平使得MN1和MN2 導(dǎo)通，CLK '為低電平使得MN3和MN4關(guān)斷時(shí)，讓A端電壓固定在0V，B端輸入從12V到-7V逐漸減 小的電壓，開始時(shí)MP1導(dǎo)通，MP2幾乎截止，MP3的電流幾乎都從MP1流過(guò)，麗6的漏端電壓為 高，MP9和麗7的電流都幾乎為0，麗5的電流都流進(jìn)MN8，麗11支路的電流很小，隨著B端電壓 繼續(xù)減小，MP2的電流慢慢增大，MP1的電流減小，使得MN5漏端電壓降低，MP8的電流減小， MP9、MN5的電流都慢慢增大，直到MP8和MP9的電流相等時(shí)，反相器翻轉(zhuǎn)，翻轉(zhuǎn)之后，MP9的電 流減小，MN7的電流增大，對(duì)應(yīng)可求得正的翻轉(zhuǎn)閾值點(diǎn)為：
[0024]同理可求得負(fù)的翻轉(zhuǎn)閾值點(diǎn)為：
[0026] 當(dāng)極性需要翻轉(zhuǎn)時(shí)，A/B端口互換，同時(shí)CLK應(yīng)為低電平使得MN1和MN2關(guān)斷，CLK'應(yīng) 為高電平使得MN3和MN4導(dǎo)通，這樣可使得極性翻轉(zhuǎn)后的正負(fù)翻轉(zhuǎn)閾值電壓依然都為負(fù)值。 [0027]可以理解的是，以上所述僅為本實(shí)用新型的優(yōu)選實(shí)施例而已，并不用于限制本實(shí) 用新型，如本實(shí)用新型中的交換開關(guān)不限于NM0S開關(guān)，也可以是PM0S開關(guān)或傳輸門開關(guān)等， 本領(lǐng)域技術(shù)人員可以根據(jù)本實(shí)用新型的技術(shù)方案及其發(fā)明構(gòu)思加以等同替換或改變，而所 有這些改變或替換都應(yīng)屬于本實(shí)用新型所附加的權(quán)利要求的保護(hù)范圍。
【主權(quán)項(xiàng)】
1. 一種應(yīng)用于RS-485接收端的遲滯比較器，其特征在于，包括： 一分壓電路，用于對(duì)遲滯比較器的兩個(gè)輸入信號(hào)進(jìn)行電平線性位移，便于后續(xù)電路處 理； 一折疊式共源共柵運(yùn)放，與所述分壓電路相連，對(duì)電平位移后的兩個(gè)信號(hào)進(jìn)行比較； 一極性交換開關(guān)，處于所述折疊式共源共柵運(yùn)放中，根據(jù)外部極性檢測(cè)系統(tǒng)的數(shù)字輸 出結(jié)果，對(duì)比較器極性進(jìn)行相應(yīng)交換； 一遲滯電壓控制電路，與所述折疊式共源共柵運(yùn)放相連，用于調(diào)節(jié)遲滯電壓區(qū)間。2. 如權(quán)利要求1所述的遲滯比較器，其特征在于:所述分壓電路由第一 PMOS管(MP6)，第 二PMOS管(MP7)，第三PMOS管(MP4)，第四PMOS管(MP5)，以及四個(gè)電阻：第一電阻（rl)、第二 電阻(r2)、第三電阻(r3)、第四電阻(r4)組成； 所述第一 PMOS管(MP6)的源極和第二PMOS管(MP7)的源極都接電源電壓VDD，柵極接第 一偏置電壓VBPl，該第一PMOS管(MP6)的漏極和所述第三PMOS管(MP4)的源極相連，該第二 PMOS管(MP7)的漏極和所述第四PMOS管(MP5)的源極相連，所述第三PMOS管(MP4)的柵極和 漏極相連，再和第一電阻(rl)、第二電阻(r2)的一端相連，所述第四PMOS管(MP5)的柵極和 漏極相連，再和第三電阻(r3)、第四電阻(r4)的一端相連，所述第一電阻(rl)的另一端接輸 入信號(hào)A，所述第二電阻(r2)的另一端接GND，所述第三電阻(r3)的另一端接輸入信號(hào)B，所 述第四電阻(r4)的另一端接GND。3. 如權(quán)利要求2所述的遲滯比較器，其特征在于:所述折疊式共源共柵運(yùn)放由五個(gè)PMOS 管：第五PMOS管(MP3)、第六PMOS管(MPl)、第七PMOS管(MP2)、第八PMOS管(MP8)、第九PMOS管 (MP9)，四個(gè)匪OS管：第五匪OS管（MN5)、第六匪OS管(MN6)、第七匪OS管(MN8)、第八匪OS管 (MN9)組成； 所述第五PMOS管(MP3)的源極、所述第八PMOS管(MP8)的源極和所述第九PMOS管(MP9) 的源極都接電源電壓VDD，第五PMOS管(MP3)的柵極接第一偏置電壓VBPl，所述第六PMOS管 (MP1)的源極和襯底相互連接，再與第五PMOS管(MP3)的漏極相連，所述第七PMOS管(MP2)的 源極和襯底相互連接，再與第五PMOS管(MP3)的漏極相連，所述第六PMOS管(MPl)的柵極與 第一 PMOS管(MP6)的漏極和第三PMOS管(MP4)的源極相連，第七PMOS管(MP2)的柵極與第二 PMOS管(MP7)的漏極和第四PMOS管(MP5)的源極相連，所述第七NMOS管(MN8)的柵極和第八 匪OS管(MN9)的柵極相連，都連接在第二偏置電壓VBN2上，第七匪OS管(MN8)的源極和第八 NMOS管(MN9)的源極都與GND連接，所述第五NMOS管(MN5)的柵極和第六NMOS管(MN6)的柵極 相連，都連接在第三偏置電壓VBN3上，所述第五NMOS管(麗5)的源極與第七NMOS管(麗8)的 漏極相連，所述第六匪OS管(MN6)的源極與第八匪OS管(MN9)的漏極相連，所述第八PMOS管 (MP8)與所述第九PMOS管(MP9)的柵極相連，所述第八PMOS管(MP8)的柵極與漏極相連，再與 所述第五匪OS管(麗5)的漏極相連，所述第九PMOS管(MP9)的漏極與所述第六NMOS管(麗6) 的漏極相連。4. 如權(quán)利要求3所述的遲滯比較器，其特征在于：所述極性交換開關(guān)由第一NMOS管 (MN1)，第二NMOS管(MN2)，第三NMOS管(MN3)，第四NMOS管(MN4)組成;所述外部極性檢測(cè)系 統(tǒng)的數(shù)字輸出信號(hào)為CLK和CLK' ； 所述第一匪OS管(MN1)的漏極和所述第三匪OS管(MN3)的漏極相連，再與第六PMOS管 (MP1)的漏極相連，所述第二WOS管(MN2)的漏極和所述第四NMOS管(MM)的漏極相連，再與 第七PMOS管(MP2)的漏極相連，所述第一匪OS管(麗I)的柵極和第二NMOS管(麗2)的柵極相 連，都連接在CLK上，所述第三NMOS管(麗3)的柵極和第四NMOS管(麗4)的柵極相連，都連接 在CLK '上，所述第一匪OS管(麗1)的源極和第四匪OS管(麗4)的源極相連，再與第八匪OS管 (麗9)的漏極相連，所述第二匪OS管(麗2)的源極和第三NMOS管(麗3)的源極相連，再與第七 NMOS管(MN8)的漏極相連。5.如權(quán)利要求3或4所述的遲滯比較器，其特征在于：所述遲滯電壓控制電路由第五電 阻(r5)，五個(gè)匪OS管：第九匪OS管(麗7)、第十NMOS管(麗10)、第^^一匪OS管(麗11 )、第十二 NMOS管(麗12)、第十三NMOS管(麗13)，三個(gè)反相器:第一反相器（invl)，第二反相器（inv2)， 第三反相器(inv3)組成； 所述第九NMOS管(MN7)的柵極與第三偏置電壓VBN3連接，該第九匪OS管(MN7)的漏極與 第五電阻（r5)的一端相連，所述第五電阻（r5)的另一端接電源電壓VDD，所述第九匪OS管 (麗7)的源極與第九PMOS管(MP9)的漏極和第六NMOS管(麗6)的漏極相連，再與第一反相器 (invl)的輸入相連，所述第一反相器（invl)的輸出與第二反相器（inv2)的輸入相連，所述 第二反相器(inv2)的輸出與所述第三反相器（inv3)的輸入相連，所述第三反相器(inv3)的 輸出為0UT，所述第十匪OS管(MN10)的柵極與第一反相器(invl)的輸出端相連，該第十NMOS 管(MN10)的漏極與第八匪OS管(麗9)的漏極相連，該第十匪OS管(MN10)的源極與所述第十 二NMOS管(MN12)的漏極相連，所述第^^一NMOS管(MN11)的柵極與第二反相器(inv2)的輸出 端相連，該第十一匪OS管(MN11)的漏極與第七匪OS管(麗8)的漏極相連，該第^^一匪OS管 (MNll)的源極與所述第十三NMOS管(MN13)的漏極相連，所述第十二NMOS管(MN12)的柵極與 所述第十三匪OS管(MN13)的柵極相連，都連接在第二偏置電壓VBN2上，所述第十二匪OS管 (MNl 2)的源極與所述第十三NMOS管(MNl 3)的源極都與GND連接。
【文檔編號(hào)】H03K5/22GK205596084SQ201620188812
【公開日】2016年9月21日
【申請(qǐng)日】2016年3月14日
【發(fā)明人】謝亮, 李彬, 張文杰
【申請(qǐng)人】湘潭芯力特電子科技有限公司