專利名稱：異步數(shù)據(jù)緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及兩個系統(tǒng)之間的接口技術(shù)，并且尤其涉及一 種用于在兩個與異步時鐘域關(guān)聯(lián)的系統(tǒng)之間進行數(shù)據(jù)傳遞的異步數(shù) 據(jù)緩沖器。
背景技術(shù)：
即便在簡單的計算機中，相互通信的很多不同組件都與不同的 時鐘域相關(guān)聯(lián)，即，它們與具有不同頻率的不同時鐘同步。例如，CPU是以顯著高于計算機的其它組件(比如盤驅(qū)動器)的頻率進行工作的。 當兩個組件或系統(tǒng)與不同的時鐘域相關(guān)聯(lián)時，它們之間的數(shù)據(jù)通信是 同步地或異步地實現(xiàn)的。在同步數(shù)據(jù)傳遞中，要使兩個系統(tǒng)的時鐘與 第三個時鐘域同步。不過，同步數(shù)據(jù)傳遞中時鐘域的強關(guān)聯(lián)性會約束 高性能通信鏈路的設(shè)計。異步數(shù)據(jù)傳遞通過消除時鐘域的強關(guān)聯(lián)性而 提供了更高的設(shè)計靈活性。可惜，異步接口也具有諸如數(shù)據(jù)同步需要額外的等待時間和數(shù) 據(jù)傳遞期間出現(xiàn)數(shù)據(jù)訛傳的可能性增加之類的缺點。數(shù)據(jù)訛傳是由于 跨越異步接口存在亞穩(wěn)性而發(fā)生的?，F(xiàn)有技術(shù)思想的狀況是兩級同步器和兩階段握手(handshake)方法。不過，這些思想具有性能與可 靠性之間不希望有的折衷，或者要使用大大增加系統(tǒng)復雜性的復雜同 步邏輯。新近的技術(shù)利用數(shù)據(jù)有效位來降低亞穩(wěn)狀態(tài)的風險。在美國 專利US6，516, 420中，Audityan等人講授了用于使各個數(shù)據(jù)元同步的有效位，在使用數(shù)據(jù)采樣器完成各次處理之后重置這些有效位。不 過，有效位的重置嚴重限制了效率和數(shù)據(jù)流量，因為數(shù)據(jù)緩沖存儲單元只有在有效位重置之后才可用。同樣的問題出現(xiàn)在Carpenter等人 在美國專利申請20030074593中講授的方法中，這種方法要求有效位 一經(jīng)使用就要進行清零。提供一種更加有效并且具有較高數(shù)據(jù)流量的異步數(shù)據(jù)緩沖器應 該是合乎需求的。發(fā)明內(nèi)容因此，本發(fā)明的一個目的是提供一種通過大大減少等待時間而 更加有效并且具有更高數(shù)據(jù)流量的異步數(shù)據(jù)緩沖器。本發(fā)明的另一個目的是提供一種不需要重置或清零有效位的異 步數(shù)據(jù)緩沖器。按照本發(fā)明，給出了一種用于在兩個異步系統(tǒng)之間對突發(fā)傳遞 的m個數(shù)據(jù)元素進行傳遞的異步數(shù)據(jù)緩沖器。該異步數(shù)據(jù)緩沖器包 括用于從發(fā)送系統(tǒng)接收突發(fā)數(shù)據(jù)的m個數(shù)據(jù)元素的數(shù)據(jù)輸入端口、 和在與其進行的通信中用于存儲m個數(shù)據(jù)元素的數(shù)據(jù)存儲器，其中各個數(shù)據(jù)元素存儲在預定地址位置。在有效位存儲器中，存儲了 ra個輸 入有效位，其中各個輸入有效位存儲在與各數(shù)據(jù)元素的預定地址位置對應的預定地址位置。與數(shù)據(jù)存儲器和有效位存儲器進行控制通信的 輸入控制邏輯電路用于確定地址位置、創(chuàng)建m個輸入有效位、并提供 用于對后面的突發(fā)數(shù)據(jù)的輸入有效位進行反相的輸入控制信號。輸出 控制邏輯電路與數(shù)據(jù)存儲器、有效位存儲器和有效位輸出端口進行通 信，輸出控制邏輯電路用于控制m個數(shù)據(jù)元素的讀取和這些數(shù)據(jù)元素 向接收系統(tǒng)的提供、基于m個輸入有效位和一個輸出控制信號創(chuàng)建m 個輸出有效位(這m個輸出有效位用來提供給接收系統(tǒng))、并使與數(shù) 據(jù)存儲器和有效位存儲器進行控制通信的控制邏輯電路反相。


現(xiàn)在將結(jié)合附圖介紹本發(fā)明的實例實施方式，其中圖1是圖解說明使用按照本發(fā)明的異步數(shù)據(jù)緩沖器在兩個異步 系統(tǒng)之間進行通信的簡化框圖， 圖2是圖解說明按照本發(fā)明的異步數(shù)據(jù)緩沖器的示例實施方式 的簡化框圖；和，圖3是圖解說明使用按照本發(fā)明的異步數(shù)據(jù)緩沖器進行的數(shù)據(jù) 傳遞的簡化流程圖。
具體實施方式
雖然本發(fā)明能夠作出各種不同修改和可供選用的形式，但是本 發(fā)明的說明是以附圖中的實例的方式給出的，并且將會對該實例加以 詳細介紹。不過，應當理解，我們的意圖并非是將本發(fā)明局限于所介 紹的特定實施方式。相反，我們的意圖是覆蓋所有落在由所附權(quán)利要 求定義的本發(fā)明的思想和范圍之內(nèi)的改變方案、等價方案和其它可供 選用的替換方案。為了使按照本發(fā)明的異步數(shù)據(jù)緩沖器及其操作得到更加透徹的 理解，將在下文中參照圖1介紹使用異步數(shù)據(jù)緩沖器的示例實施方式 在兩個系統(tǒng)之間進行的通信。為了避免在與兩個不同的時鐘域(分別 為時鐘信號elk—A和elk—B)相關(guān)聯(lián)的發(fā)送系統(tǒng)A和接收系統(tǒng)B之間 進行數(shù)據(jù)傳遞期間發(fā)生數(shù)據(jù)丟失，實施了握手協(xié)議。在發(fā)送系統(tǒng)A 開始向接收系統(tǒng)B發(fā)送數(shù)據(jù)之前，接收系統(tǒng)B需要準備好接收該數(shù)據(jù)， 否則即使不丟失全部數(shù)據(jù)，也會丟失至少一部分數(shù)據(jù)。如圖1中所示， 發(fā)送系統(tǒng)A通過發(fā)送握手信號hs一A來請求數(shù)據(jù)傳遞并且等待進行數(shù) 據(jù)傳遞，直到接收系統(tǒng)B通過向發(fā)送系統(tǒng)A發(fā)送握手信號hs_B來答 復它準備好了接收數(shù)據(jù)。為了增加兩個系統(tǒng)之間的數(shù)據(jù)流量，使用了 突發(fā)傳遞，即，在數(shù)據(jù)傳遞得到接收系統(tǒng)B答復時發(fā)送多個數(shù)據(jù)元素， 而不是針對每個單獨的數(shù)據(jù)元素進行握手。在這種情況下，接收系統(tǒng) B在它發(fā)送握手信號hs一B時答復它準備好了接收m個n位數(shù)據(jù)元素。 為了防止當發(fā)送系統(tǒng)A的時鐘域clk一A的頻率高于接收系統(tǒng)B的時鐘 域clk一B時發(fā)生數(shù)據(jù)丟失，例如，防止CPU與諸如盤驅(qū)動器之類的外 圍設(shè)備之間的數(shù)據(jù)傳遞過程中發(fā)生數(shù)據(jù)丟失，在發(fā)送系統(tǒng)A和接收系統(tǒng)B之間插入了異步數(shù)據(jù)緩沖器100。當接收系統(tǒng)B答復它準備好了接收數(shù)據(jù)時，發(fā)送系統(tǒng)A通過發(fā)送針對m個數(shù)據(jù)元素的每一個的允許 寫入信號WE并發(fā)送dout[n]上的數(shù)據(jù)元素來將m個數(shù)據(jù)元素傳遞到 數(shù)據(jù)緩沖器100，以存儲在它的存儲器內(nèi)。為了避免突發(fā)傳遞的等待 時間隨著每個突發(fā)傳遞的數(shù)據(jù)元素的數(shù)量m的增加而增加，發(fā)送系統(tǒng) A和接收系統(tǒng)B需要同時訪問數(shù)據(jù)緩沖器100， g卩，接收系統(tǒng)B并非 等到發(fā)送系統(tǒng)A完成將m個數(shù)據(jù)元素寫入到數(shù)據(jù)緩沖器100的存儲器 中才讀取數(shù)據(jù)元素。不過，由于與不同時鐘域關(guān)聯(lián)的兩個系統(tǒng)是針對 同一個存儲器進行操作的，因此很有可能由于亞穩(wěn)性問題而出現(xiàn)數(shù)據(jù) 丟失或數(shù)據(jù)訛傳。這個問題是通過每次在數(shù)據(jù)緩沖器的存儲器中存儲 數(shù)據(jù)元素時創(chuàng)建有效位來克服的，該有效位向接收系統(tǒng)B表明所存儲 的數(shù)據(jù)元素屬于由握手信號hs一A和hs一B答復的ra個數(shù)據(jù)元素的當前 突發(fā)傳遞。圖2以框圖的形式圖解說明按照本發(fā)明的異步數(shù)據(jù)緩沖器100 的示例實施方式。數(shù)據(jù)緩沖器100包括用于與發(fā)送系統(tǒng)A連接的數(shù)據(jù) 輸入端口 102和允許寫入輸入端口 104，以及用于與接收系統(tǒng)B連接 的數(shù)據(jù)輸出端口 106、允許讀取輸入端口 108和有效位輸出端口 110。 如圖2中的垂直虛線所示，數(shù)據(jù)緩沖器IOO包括兩個部分數(shù)據(jù)輸入 部分(左側(cè))，用于與發(fā)送系統(tǒng)A連接，并且因此與時鐘域elk—A 相關(guān)聯(lián)；和數(shù)據(jù)輸出部分(右側(cè))，用于與接收系統(tǒng)B連接，并且因 此與時鐘域clk_B相關(guān)聯(lián)。數(shù)據(jù)輸入端口 102與數(shù)據(jù)存儲器112的數(shù) 據(jù)輸入端口 D連接，數(shù)據(jù)存儲器112優(yōu)選的是具有用于存儲每個為n 位的m個數(shù)據(jù)元素的存儲空間(即，系統(tǒng)A和B之間突發(fā)傳遞的最大 可能大小)的RAM。允許寫入輸入端口 104與數(shù)據(jù)存儲器112的允許 寫入輸入端口 WE連接、與有效位存儲器114 (優(yōu)選的是m位RAM)的 允許寫入輸入端口 WE連接、并且與輸入控制邏輯電路116連接。輸 入控制邏輯電路116與數(shù)據(jù)存儲器112的地址輸入端口 A連接并且與 有效位存儲器114的地址輸入端口 A連接，用于為其提供邏輯信號。 在示例實施方式中，輸入控制邏輯電路116包括輸入計數(shù)器118 (比如二進制地址計數(shù)器)和輸入有效位發(fā)生器，該輸入有效位發(fā)生器由輸入反轉(zhuǎn)觸發(fā)器120與輸入X0R門122組成。輸入計數(shù)器118 包括與允許寫入輸入端口 104連接的E輸入端口、與存儲器112和 114的地址輸入端口 A分別連接的Q輸出端口、以及與輸入反轉(zhuǎn)觸發(fā) 器120的E輸入端口連接的C輸出端口。輸入XOR門122包括分別與 允許寫入輸入端口 104和反轉(zhuǎn)觸發(fā)器120的Q輸出端口連接的第一和 第二輸入端口、以及與有效位存儲器114的數(shù)據(jù)輸入端口 D連接的輸 出端口。在操作中，當在接收到允許寫入信號WE之后將數(shù)據(jù)元素寫入到 存儲器112中時，計數(shù)器118遞增第一個輸入邏輯信號并且通過將第 一個輸入邏輯信號傳送到存儲器112的地址輸入端口 A來尋址存儲器 112中的后面的空位置。同時，在輸入XOR門122中基于從輸入反轉(zhuǎn) 觸發(fā)器120接收到的第二輸入邏輯信號和允許寫入信號WE創(chuàng)建輸入 有效位(二進制0或1),然后按照與第一個輸入邏輯信號所控制的 數(shù)據(jù)元素的地址位置相應的地址位置來將該輸入有效位存儲在有效 位存儲器114中。由于一直到從輸入計數(shù)器118接收到第三輸入邏輯 信號為止，允許寫入信號WE總是優(yōu)選地為同樣的二進制信號0或1 并且輸入反轉(zhuǎn)觸發(fā)器120優(yōu)選地產(chǎn)生同樣的二進制信號0或1，因此 會創(chuàng)建同樣的輸入有效位。在接收到與m個數(shù)據(jù)元素相對應的m個允 許寫入信號WE之后，輸入計數(shù)器118回零并且向輸入反轉(zhuǎn)觸發(fā)器120 發(fā)送第三輸入邏輯信號。在收到第三輸入邏輯信號時，輸入反轉(zhuǎn)觸發(fā) 器120產(chǎn)生反相的第二輸入邏輯信號，這會導致輸入XOR門122產(chǎn)生 反相的輸入有效位(從二進制O變化到二進制1，或者反之)。因此， 在m個數(shù)據(jù)元素的各次突發(fā)傳遞之后，將輸入有效位反相，自動致使 之前突發(fā)傳遞的所有數(shù)據(jù)元素無效。數(shù)據(jù)緩沖器100的數(shù)據(jù)輸出部分包括有效位同步電路123、有效 位多路復用器124、輸出數(shù)據(jù)多路復用器125和輸出控制邏輯電路 126。有效位同步電路123與有效位存儲器114的數(shù)據(jù)輸出端口 Q和 有效位多路復用器124的數(shù)據(jù)輸入端口相連，并且在示例實施方式 中，包括m個并聯(lián)的兩級同步器synch[l]到synch[m]， 一個同步器 對應于與m個數(shù)據(jù)元素相對應的m個輸入有效位的一個，各個兩級同步器包括串聯(lián)連接的兩個觸發(fā)器123A和123B，并且第一觸發(fā)器123A 與發(fā)送系統(tǒng)A的時鐘域clk—A相關(guān)聯(lián)，第二觸發(fā)器123B與接收系統(tǒng) B的時鐘域clk一B相關(guān)聯(lián)。在操作中，有效位同步電路123使輸入有 效位與接收系統(tǒng)B的時鐘域clk一B同步。有效位多路復用器124的數(shù) 據(jù)輸入端口與有效位同步電路123連接，而數(shù)據(jù)輸出端口和控制邏輯 輸入端口與輸出控制邏輯電路126連接。取決于從輸出控制邏輯電路 126接收到的第一輸出邏輯信號，有效位多路復用器124傳遞來自于ra 個同步器synch[l]到synch[m]之一的輸入有效位。輸出數(shù)據(jù)多路復 用器125的數(shù)據(jù)輸入端口與數(shù)據(jù)存儲器112的數(shù)據(jù)輸出端口 Q連接， 輸出數(shù)據(jù)多路復用器125的數(shù)據(jù)輸出端口與數(shù)據(jù)輸出端口 106連接， 并且控制邏輯輸入端口與輸出控制邏輯電路126連接。取決于從輸出 控制邏輯電路126接收到的第一個輸出邏輯信號，數(shù)據(jù)多路復用器 125傳遞來自于數(shù)據(jù)存儲器112中的相應地址位置的m個數(shù)據(jù)元素之在示例實施方式中，輸出控制邏輯電路126具有與輸入控制邏 輯電路116類似的結(jié)構(gòu)，并且包括輸出計數(shù)器128 (比如二進制地址 計數(shù)器)和輸出反轉(zhuǎn)觸發(fā)器130與輸出X0R門132的組合。輸出計數(shù) 器128包括與允許讀取輸入端口 108連接的E輸入端口、分別與多路 復用器124和125的控制邏輯輸入端口連接的Q輸出端口、以及與輸 出反轉(zhuǎn)觸發(fā)器130的E輸入端口連接的C輸出端口。輸出XOR門132 包括分別與有效位多路復用器124的數(shù)據(jù)輸出端口和輸出反轉(zhuǎn)觸發(fā) 器130的Q輸出端口連接的第一和第二輸入端口、以及與有效位輸出 端口 IIO連接的輸出端口。在操作中，當接收到允許讀取信號RE并且因此從存儲器112中 讀取出數(shù)據(jù)元素時，輸出計數(shù)器128遞增第一個輸出邏輯信號并且通 過將第一個輸出邏輯信號傳送到數(shù)據(jù)多路復用器125的控制邏輯輸 入端口來尋址存儲器112中的后面的位置。同時，在XOR門中基于從 輸出反轉(zhuǎn)觸發(fā)器130接收到的第二輸出邏輯信號和從有效位多路復 用器124接收到的輸入有效位來創(chuàng)建輸出有效位(二進制0或1)， 然后隨著供給由提供給有效位多路復用器124的第一個輸出邏輯信號控制的輸入有效位，來將該輸出有效位傳遞到有效位輸出端口 110。由于一直到從輸出計數(shù)器128接收到第三輸出邏輯信號為止，輸入有效位對于突發(fā)傳遞的m個數(shù)據(jù)元素是相同的并且輸出反轉(zhuǎn)觸 發(fā)器130優(yōu)選地產(chǎn)生相同的二進制信號0或1，因此會創(chuàng)建同樣的輸 出有效位。在接收到與m個數(shù)據(jù)元素相對應的m個允許讀取信號RE 之后，輸出計數(shù)器128回零并且向輸出反轉(zhuǎn)觸發(fā)器130發(fā)送第三輸出 邏輯信號。在接收到第三輸出邏輯信號時，輸出反轉(zhuǎn)觸發(fā)器130產(chǎn)生 反相的第二輸出邏輯信號。在接收到反相的輸入有效位和反相的第二 輸出邏輯信號的情況下，輸出X0R132會在后面的突發(fā)傳遞中產(chǎn)生用 來供應給接收系統(tǒng)B的同樣的輸出有效位。因此，按照本發(fā)明的數(shù)據(jù) 緩沖器IOO在m個數(shù)據(jù)元素的各次突發(fā)傳遞之后使輸入有效位反相， 從而在內(nèi)部自動地使前一突發(fā)傳遞的所有數(shù)據(jù)元素呈現(xiàn)出無效，但是 向接收系統(tǒng)B提供同樣的輸出有效位。參照圖3，示出了使用按照本發(fā)明的異步數(shù)據(jù)緩沖器傳遞突發(fā)傳 遞的m個數(shù)據(jù)元素的方法的簡化流程圖。在下文中，將會分為與異步 數(shù)據(jù)緩沖器的輸入和輸出部分相關(guān)的兩個部分介紹該方法。如圖3 中的流程圖中所示，一旦檢測到了表明已經(jīng)將突發(fā)傳遞的第一個數(shù)據(jù) 元素存儲在數(shù)據(jù)存儲器中的第一個有效位，就將同時進行這兩個部 分。參照方框10，從發(fā)送系統(tǒng)A接收到第一個允許寫入信號WE和突 發(fā)傳遞的m個數(shù)據(jù)元素中的第一個數(shù)據(jù)元素。然后將第一個數(shù)據(jù)元素 存儲(方框12)在數(shù)據(jù)存儲器112中的第一個地址位置上。使用第 一個允許寫入信號WE和輸入控制信號，創(chuàng)建第一個輸入有效位并且 將其存儲在有效位存儲器114中的第一個地址位置上(方框14)。 允許寫入信號WE此外還用于遞增地址位置(方框16)。然后重復進 行上述由方框10到16表示的步驟，直到接收到第m個允許寫入信號 WE和第m個數(shù)據(jù)元素(方框18)。將第m個數(shù)據(jù)元素存儲在數(shù)據(jù)存 儲器112中的第m個地址位置上(方框20)。使用第m個允許寫入 信號WE和輸入控制信號，創(chuàng)建第m個輸入有效位并且將其存儲在有 效位存儲器114中的第m個地址位置上(方框22)。最終，使用第m個允許寫入信號WE返回到第一個地址位置并使輸入控制信號反相，結(jié)果為后續(xù)的突發(fā)傳遞得出了反相的輸入有效位(方框24)。參照方框30，從接收系統(tǒng)B接收第一個允許讀取信號RE。然后 從有效位存儲器114的第一個地址位置中取出第一個輸入有效位(方 框32)。這個步驟之后是使用第一個輸入有效位和輸出控制信號生 成第一個輸出有效位以及將其提供給接收系統(tǒng)B (方框34)。在第一 個輸出有效位生效時，從數(shù)據(jù)存儲器112中的第一個地址位置中取出 第一個數(shù)據(jù)元素，并且將其提供給接收系統(tǒng)B (方框36)。使用第一 個允許讀取信號RE來遞增地址位置(方框38)。然后重復進行上述 由方框30到38表示的步驟，直到接收到第m個允許讀取信號RE為 止(方框40)。然后從有效位存儲器114的第m個地址位置中取出 第m個輸入有效位(方框42)。這個步驟之后是使用第m個輸入有 效位和輸出控制信號生成第m個輸出有效位以及將其提供給接收系 統(tǒng)B (方框44)。在第m個輸出有效位生效時，從數(shù)據(jù)存儲器112 中的第m個地址位置中取出第m個數(shù)據(jù)元素并且將其提供給接收系統(tǒng) B(方框46)。最后，使用第m個允許讀取信號RE回轉(zhuǎn)到第一個地 址位置并且將輸出控制信號反相，這使得當在后面的突發(fā)傳遞期間與 反相的輸入有效位一起處理時得到同樣的輸出有效位(方框48)。通過利用在各次突發(fā)傳遞之后反相的有效位使兩個異步系統(tǒng)之 間進行的突發(fā)傳遞的數(shù)據(jù)元素逐個同步，使得異步數(shù)據(jù)緩沖器100 具有很高的優(yōu)異性。因此，異步數(shù)據(jù)緩沖器100能夠在降低了亞穩(wěn)性 問題的風險的前提下實現(xiàn)對發(fā)送以及接收系統(tǒng)的同時訪問，同時通過 消除有效位清零或重置的必要，大大減少了等待時間。此外，由于門 電路數(shù)量很少的簡單設(shè)計并且輸入控制邏輯電路116與輸出控制邏 輯電路126具有基本上相同的設(shè)計，因此異步數(shù)據(jù)緩沖器100很容易 實現(xiàn)，這大大降低了設(shè)計和生產(chǎn)成本。優(yōu)選的是，將所有的部件都集 成在單獨一個半導體芯片上，該芯片是利用用于基本上需要相同制造 步驟的輸入控制邏輯電路116和輸出控制邏輯電路126的設(shè)計相同的 部件來制造的。根據(jù)情況，將異步數(shù)據(jù)緩沖器IOO與系統(tǒng)A和B之一 一起集成在單獨一個半導體芯片上。例如，異步數(shù)據(jù)緩沖器100非常有利于能夠?qū)崿F(xiàn)兩個異步系統(tǒng)之間的突發(fā)傳遞的系統(tǒng)總線實現(xiàn)方案。 了解針對突發(fā)傳遞的系統(tǒng)要求，可以通過執(zhí)行存儲在存儲介質(zhì)上的基 于上面的介紹的命令，在計算機上設(shè)計出異步數(shù)據(jù)緩沖器100。使用示例實施方式圖解說明了按照本發(fā)明的異步數(shù)據(jù)緩沖器 100的實現(xiàn)方案，但是很顯然，異步數(shù)據(jù)緩沖器100的實現(xiàn)方案并不局限于此。存在許許多多的實現(xiàn)輸入有效位的反相和生成同樣的輸出有效位的可能性。很容易將異步數(shù)據(jù)緩沖器100的邏輯電路改造成產(chǎn)生除了結(jié)合示例實施方式公開的二進制o和l之外的其它邏輯信號作 為輸入和輸出有效位。根據(jù)情況，異步數(shù)據(jù)緩沖器ioo邏輯電路適合 于接收一個允許寫入和/或允許讀取信號而連續(xù)寫入和/或讀取例如由時鐘信號elk—A和clk一B控制的m個數(shù)據(jù)元素。此外，圖2中所示 的實現(xiàn)方案包括由上升時鐘脈沖邊緣觸發(fā)的邊緣觸發(fā)邏輯元件，不過 很顯然，也可以使用下降時鐘脈沖邊緣。本發(fā)明的眾多其它實施方式對于本領(lǐng)域技術(shù)人員而言是顯而易 見的，不會超出所附權(quán)利要求中定義的本發(fā)明的思想和范圍。
權(quán)利要求
1.一種用于在兩個異步系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞的方法，包括a)從發(fā)送系統(tǒng)(A)接收(10)突發(fā)數(shù)據(jù)的m個數(shù)據(jù)元素中的第一個數(shù)據(jù)元素；b)將第一個數(shù)據(jù)元素存儲(12)在數(shù)據(jù)存儲器(112)中的第一個地址位置；c)創(chuàng)建(14)第一個輸入有效位并且將其存儲在有效位存儲器(114)中的第一個地址位置；d)遞增(16)地址位置；e)重復進行(18)a)到d)，直到已經(jīng)存儲了第m個數(shù)據(jù)元素和第m個輸入有效位為止；f)回轉(zhuǎn)(24)到第一個地址位置并且提供用于將后面的突發(fā)數(shù)據(jù)的輸入有效位反相的輸入控制信號；g)從有效位存儲器(114)的第一個地址位置中讀取(32)第一個輸入有效位；h)基于第一個輸入有效位和輸出控制信號創(chuàng)建(34)第一個輸出有效位并且將其提供給接收系統(tǒng)(B)；i)從數(shù)據(jù)存儲器(112)的第一個地址位置中讀取(36)第一個數(shù)據(jù)元素并且將其提供給接收系統(tǒng)；j)遞增(38)地址位置；k)重復進行(40)g)到k)，直到已經(jīng)讀取了第m個數(shù)據(jù)元素并且已經(jīng)將其提供給了接收系統(tǒng)為止；以及，l)回轉(zhuǎn)(48)到第一個地址位置并且將后面的突發(fā)數(shù)據(jù)的輸出控制信號反相。
2. 按照權(quán)利要求1所述的用于在兩個異步系統(tǒng)之間對突發(fā)傳遞 的m個數(shù)據(jù)元素進行傳遞的方法，其中g(shù))到l)中的至少一部分是 與e)同時進行的。
3. —種異步數(shù)據(jù)緩沖器，其用于在兩個異步系統(tǒng)之間對突發(fā)傳 遞的m個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖器包括數(shù)據(jù)輸入端 口 (102)，用于從發(fā)送系統(tǒng)(A)接收突發(fā)數(shù)據(jù)的m個數(shù)據(jù)元素；數(shù) 據(jù)存儲器(112)，其與數(shù)據(jù)輸入端口 (102)通信，用于存儲所述ra 個數(shù)據(jù)元素，其中各個數(shù)據(jù)元素存儲在預定的地址位置；有效位存儲 器(114)，用于存儲m個輸入有效位，其中各個輸入有效位存儲在 與各數(shù)據(jù)元素的預定地址位置對應的預定地址位置；輸入控制邏輯電路(116)，其與數(shù)據(jù)存儲器(112)和有效位存儲器(114)進行控 制通信，所述輸入控制邏輯電路用于確定地址位置；創(chuàng)建m個輸入 有效位；并且提供用于將后面的突發(fā)數(shù)據(jù)的輸入有效位反相的輸入控 制信號；輸出控制邏輯電路(126)，其與數(shù)據(jù)存儲器(112)、有效 位存儲器(114)和有效位輸出端口 (110)進行通信，所述輸出控制 邏輯電路用于控制m個數(shù)據(jù)元素的讀取及m個數(shù)據(jù)元素向接收系統(tǒng) 的提供；基于ra個輸入有效位和一個輸出控制信號來創(chuàng)建m個輸出有 效位，所述m個輸出有效位用于提供給接收系統(tǒng)；和，將后面的突發(fā) 數(shù)據(jù)的輸出控制信號反相；和，數(shù)據(jù)輸出端口 (106)，其與數(shù)據(jù)存 儲器(112)進行通信用于將m個數(shù)據(jù)元素提供給接收系統(tǒng)(B)。
4. 按照權(quán)利要求3所述的異步數(shù)據(jù)緩沖器，其用于在兩個異步 系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖器 包括允許寫入輸入端口 (104)，其與有效位存儲器(114)、數(shù)據(jù) 存儲器(112)和輸入控制邏輯電路(116)進行通信，所述允許寫入 輸入端口用于從發(fā)送系統(tǒng)(A)接收允許寫入信號。
5. 按照權(quán)利要求4所述的異步數(shù)據(jù)緩沖器，其用于在兩個異步 系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖器 的特征在于輸入控制邏輯電路(116)包括與允許寫入輸入端口(104)、有效位存儲器(1H)和數(shù)據(jù)存儲器(112)進行通信的輸 入計數(shù)器(118)，所述輸入計數(shù)器(118)用于依據(jù)允許寫入信號來 確定地址位置并且用于提供輸入控制信號。.
6. 按照權(quán)利要求5所述的異步數(shù)據(jù)緩沖器，其用于在兩個異步 系統(tǒng)之間對突發(fā)傳遞的in個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖器 的特征在于輸入控制邏輯電路(116)包括與允許寫入輸入端口(104)、有效位存儲器(114)和輸入計數(shù)器(118)進行通信的輸 入有效位發(fā)生器(120,122)，所述輸入有效位發(fā)生器用于依據(jù)允許 寫入信號和輸入控制信號來創(chuàng)建m個輸入有效位。
7. 按照權(quán)利要求3到6中任何一項所述的異步數(shù)據(jù)緩沖器，其 用于在兩個異步系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述 異步數(shù)據(jù)緩沖器包括有效位多路復用器(124)，其與有效位存儲 器(114)和輸出控制邏輯電路(126)進行通信，用于依據(jù)從輸出控 制邏輯電路(126)接收的第二控制信號來發(fā)送ra個輸入有效位。
8. 按照權(quán)利要求3到7中任何一項所述的異步數(shù)據(jù)緩沖器，其 用于在兩個異步系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述 異步數(shù)據(jù)緩沖器包括允許讀取輸入端口 (108)，其與輸出控制邏 輯電路(126)進行通信，所述允許讀取輸入端口用于從接收系統(tǒng)(B) 接收允許讀取信號。
9. 按照權(quán)利要求8所述的異步數(shù)據(jù)緩沖器，其用于在兩個異步 系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖器 的特征在于輸出控制邏輯電路(126)包括與允許讀取輸入端口(108)、有效位多路復用器(124)和數(shù)據(jù)多路復用器(125)進行 通信的輸出計數(shù)器(128)，所述輸出計數(shù)器用于依據(jù)允許讀取信號 來確定m個輸入有效位和m個數(shù)據(jù)元素的地址位置，并且用于提供輸 出控制信號。
10. 按照權(quán)利要求9所述的異步數(shù)據(jù)緩沖器，其用于在兩個異 步系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞，所述異步數(shù)據(jù)緩沖 器的特征在于輸出控制邏輯電路(126)包括與有效位多路復用器(124)、輸出計數(shù)器(128)和有效位輸出端口 (110)進行通信的 輸出有效位發(fā)生器(130， 132)，所述輸出有效位發(fā)生器用于依據(jù)m 個輸入有效位和輸出控制信號來創(chuàng)建m個輸出有效位。
11. 一種存儲介質(zhì)，其中存儲有數(shù)據(jù)，該數(shù)據(jù)用于在執(zhí)行時得 到用于在兩個異步系統(tǒng)之間對突發(fā)傳遞中的m個數(shù)據(jù)元素進行傳遞的異步數(shù)據(jù)緩沖器的集成電路設(shè)計，所述異步數(shù)據(jù)緩沖器包括數(shù)據(jù)輸入端口 (102)，用于從發(fā)送系統(tǒng)(A)接收突發(fā)數(shù)據(jù)的m個數(shù)據(jù)元 素；數(shù)據(jù)存儲器(112)，其與數(shù)據(jù)輸入端口 (102)通信，用于存儲 所述m個數(shù)據(jù)元素，其中各個數(shù)據(jù)元素存儲在預定的地址位置；有效 位存儲器(114)，用于存儲m個輸入有效位，其中各個輸入有效位 存儲在與各數(shù)據(jù)元素的預定地址位置對應的預定地址位置；輸入控制 邏輯電路(116)，其與數(shù)據(jù)存儲器(112)和有效位存儲器(114) 進行控制通信，所述輸入控制邏輯電路用于確定地址位置；創(chuàng)建m 個輸入有效位；和提供用于將后面的突發(fā)數(shù)據(jù)的輸入有效位反相的輸 入控制信號；輸出控制邏輯電路(126)，其與數(shù)據(jù)存儲器(112)、 有效位存儲器(114)和有效位輸出端口 (110)進行通信，所述輸出 控制邏輯電路用于控制m個數(shù)據(jù)元素的讀取及m個數(shù)據(jù)元素向接收 系統(tǒng)的提供；基于m個輸入有效位和一個輸出控制信號來創(chuàng)建m個輸 出有效位，所述m個輸出有效位用于提供給接收系統(tǒng)；和將后面的突 發(fā)數(shù)據(jù)的輸出控制信號反相；和數(shù)據(jù)輸出端口 (106)，其與數(shù)據(jù)存 儲器(112)進行通信，用于將m個數(shù)據(jù)元素提供給接收系統(tǒng)(B)。
全文摘要
本發(fā)明涉及一種用于在兩個異步系統(tǒng)之間對突發(fā)傳遞的m個數(shù)據(jù)元素進行傳遞的異步數(shù)據(jù)緩沖器。該異步數(shù)據(jù)緩沖器包括用于存儲突發(fā)數(shù)據(jù)的m個數(shù)據(jù)元素的數(shù)據(jù)存儲器(112)和用于存儲與m個數(shù)據(jù)元素相應的m個輸入有效位的有效位存儲器(114)。輸入控制邏輯電路(116)生成m個輸入有效位并且控制這些輸入有效位和m個數(shù)據(jù)元素的存儲。在存儲了m個輸入有效位之后，提供輸入控制信號，用來將后面的突發(fā)數(shù)據(jù)的輸入有效位反相。因此，在各次m個數(shù)據(jù)元素的突發(fā)傳遞之后，都要使輸入有效位反相，以自動致使前次突發(fā)傳遞的所有數(shù)據(jù)元素呈現(xiàn)出無效。
文檔編號H04L7/02GK101228733SQ200680026580
公開日2008年7月23日 申請日期2006年7月21日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者羅伯特·赫勒伊 申請人:Nxp股份有限公司