專利名稱：一種傳輸流生成裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種傳輸流生成裝置，特別是一種通過(guò)FPGA進(jìn)行處理數(shù)據(jù)的傳輸流生成裝置。
背景技術(shù)：
參見(jiàn)圖l，現(xiàn)有的TS流發(fā)生器，包括主板l、存儲(chǔ)體2、鍵盤3、顯示器4、輸出接口板 5、硬盤6和電源7，其中電源7為主板1、存儲(chǔ)體2、鍵盤3、顯示器4、輸出接口板5和硬 盤6供電，系統(tǒng)控制過(guò)程為主板1讀取硬盤6中的節(jié)目數(shù)據(jù)到存儲(chǔ)體2中，并對(duì)鍵盤3進(jìn) 行掃描，判斷鍵盤3是否有節(jié)目按下，有節(jié)目按下則給地址變量賦新節(jié)目開(kāi)始地址，并從存 儲(chǔ)體2中地址變量指定的位置讀取一個(gè)單元數(shù)據(jù)，送到輸出接口板5輸出，沒(méi)有節(jié)目按下， 則直接從存儲(chǔ)體2中地址變量指定的位置讀取一個(gè)單元數(shù)據(jù)，送到輸出接口板5輸出，令地 址變量加l，判斷地址變量是否為結(jié)束地址，是結(jié)束地址，則發(fā)送TS中斷信息到輸出接口板 5，并對(duì)地址變量重新賦開(kāi)始地址，并對(duì)鍵盤3掃描，循環(huán)上述過(guò)程，不是結(jié)束地址，對(duì)鍵盤 3進(jìn)行掃描，循環(huán)上述過(guò)程。
其中主板1通常選用單片機(jī)或者通用處理器，處理速度慢，不能對(duì)TS生成數(shù)據(jù)做復(fù)雜的 處理，只能將事先做好的文件原樣輸出，因此，節(jié)目體積大，必須采用硬盤6才能裝下，即 便如此，也只能裝下長(zhǎng)度為1分鐘的節(jié)目，如需要超過(guò)l分鐘的節(jié)目只能通過(guò)上述過(guò)程循環(huán) 播放，因?yàn)椴荒軐?duì)節(jié)目進(jìn)行復(fù)雜處理，文件只能原樣輸出，無(wú)法通過(guò)相互組合實(shí)現(xiàn)多樣化， 所以節(jié)目源少。 '
為了實(shí)現(xiàn)無(wú)縫循環(huán)播放，在節(jié)目播放l分鐘長(zhǎng)度(即到達(dá)結(jié)束地址)時(shí)，插入TS中斷信 息來(lái)通知接收設(shè)備，如此雖然滿足了 MPEG2標(biāo)準(zhǔn)的要求，但是首尾拼接時(shí)圖象會(huì)產(chǎn)生破損， 聲音出現(xiàn)間斷。

發(fā)明內(nèi)容
針對(duì)上述現(xiàn)有技術(shù)的缺陷，本發(fā)明的目的是提供一種處理速度快，節(jié)省內(nèi)存空間，節(jié)目 源豐富，形成無(wú)限連續(xù)的數(shù)據(jù)流，無(wú)圖像抖動(dòng)、殘損和聲音間斷的一種傳輸流生成裝置。 為達(dá)到上述目的，本發(fā)明采用如下技術(shù)方案
一種傳輸流生成裝置，包括FPGA裝置、SDRAM裝置、晶振裝置和FLASH存儲(chǔ)器裝置，所述SDRAM裝置用于存儲(chǔ)相應(yīng)的節(jié)目數(shù)據(jù)；所述晶振裝置用于提供輸入時(shí)鐘；所述FLASH存儲(chǔ) 裝置用于存儲(chǔ)FPGA硬件配置程序，在接通電源時(shí)進(jìn)行加載；所述FPGA裝置包括處理器接口 裝置、指令參數(shù)譯碼寄存器裝置、SDRAM控制器裝置以及第一 FIFO裝置、串/并轉(zhuǎn)換裝置、 第二FIF0裝置、PLL裝置、第三FIF0裝置、SPIJ)UT裝置和ASI—OUT裝置； 所述處理器接口裝置用于接收 ARM 數(shù)據(jù)， 通過(guò)對(duì)地址進(jìn)行譯碼，將節(jié)目數(shù)據(jù)和指令參數(shù) 分離；
所述指令參數(shù)譯碼寄存器裝置用于對(duì)圖象播放開(kāi)始地址、圖象播放結(jié)束地址、聲音播放 開(kāi)始地址、聲音播放結(jié)束地址、PCR增量、PTS增量、DTS增量、APTS增量進(jìn)行譯碼和保存；
所述SDRAM控制器裝置用于對(duì)SDRAM裝置進(jìn)行初始化，接收所述處理器接口裝置和所述 指令參數(shù)譯碼寄存器傳來(lái)的數(shù)據(jù)、參數(shù)和指令，完成對(duì)所述SDRAM裝置的數(shù)據(jù)寫入和讀出操 作；
所述第一 FIFO裝置用于將SDRAM控制器裝置傳來(lái)的數(shù)據(jù)包進(jìn)行緩沖； 所述串/并轉(zhuǎn)換裝置用于將所述第一 FIFO裝置傳來(lái)的寬度為24比特的數(shù)據(jù)轉(zhuǎn)換成3個(gè)8 比特的數(shù)據(jù)；
所述第二 FIFO裝置用于對(duì)上述串/并轉(zhuǎn)換裝置傳來(lái)的數(shù)據(jù)包進(jìn)行緩沖，并送到下一裝置； 所述PLL裝置用于對(duì)晶振裝置提供的時(shí)鐘信號(hào)進(jìn)行鎖相，產(chǎn)生系統(tǒng)工作所需的時(shí)鐘； 所述第三FIFO裝置用于將數(shù)據(jù)進(jìn)行緩沖，并輸出出去；
所述SPIJ)UT裝置用于接收所述第三FIFO裝置傳來(lái)的數(shù)據(jù)，并轉(zhuǎn)化成SPI格式的數(shù)據(jù)輸
出；
所述ASIJ)UT裝置用于接收所述第三FIFO裝置傳來(lái)的數(shù)據(jù)，并轉(zhuǎn)化成ASI格式的數(shù)據(jù)輸
出；
所述FPGA裝置還包括MPEG2數(shù)據(jù)包加工裝置，所述SDRAM控制器裝置中還設(shè)置有數(shù)據(jù)類 型鑒別裝置；
所述數(shù)據(jù)類型鑒別裝置用于在所述SDRAM控制器裝置中的第一狀態(tài)機(jī)裝置控制下，實(shí)現(xiàn) 視頻和聲音數(shù)據(jù)的交替?zhèn)鬏?，使兩個(gè)獨(dú)立的純聲音和純視頻文件按照一定的規(guī)則合成為一個(gè) 即含聲音又含圖象的數(shù)據(jù)流，并將數(shù)據(jù)流中的數(shù)據(jù)包發(fā)送到所述第一 FIFO裝置進(jìn)行輸出。
所述MPEG2數(shù)據(jù)包加工裝置用于接收所述第二 FIFO裝置傳來(lái)的數(shù)據(jù)包，并將數(shù)據(jù)包進(jìn)行 加工，對(duì)參數(shù)進(jìn)行實(shí)時(shí)修改，形成符合MPEG2標(biāo)準(zhǔn)的連續(xù)的數(shù)據(jù)流，送到所述第三FIFO裝置 輸出。
本發(fā)明的一種傳輸流生成裝置，其中所述MPEG2數(shù)據(jù)包加工裝置包括第二狀態(tài)機(jī)裝置、包長(zhǎng)計(jì)數(shù)器裝置、特征碼識(shí)別裝置、插空包數(shù)量裝置、參數(shù)輸入寄存器裝置，參數(shù)累加裝置、 加法器裝置、參數(shù)輸出寄存器裝置、順序碼生成裝置、第二選擇器裝置，第三選擇器裝置、 雙端口 RAM裝置、空包生成裝置、第四選擇器裝置以及參數(shù)修改裝置； 所述包長(zhǎng)計(jì)數(shù)器裝置用于提供雙端口 RAM地址；
所述特征碼識(shí)別裝置用于接收所述第二 FIFO裝置輸出的數(shù)據(jù)包，并存放數(shù)據(jù)包起始第5 個(gè)字節(jié)處的特征碼，并對(duì)特征碼進(jìn)行解碼，輸出指示信號(hào)；
所述插空包數(shù)量裝置用于存放數(shù)據(jù)包起始位置第4個(gè)字節(jié)處空包指示數(shù)據(jù)；
所述參數(shù)輸入寄存器裝置用于依據(jù)來(lái)自所述特征碼識(shí)別裝置的指示信號(hào)，將數(shù)據(jù)包中的 不同參數(shù)提取出來(lái)，并發(fā)送到下一裝置；
所述參數(shù)累加裝置用于對(duì)所述指令參數(shù)譯碼寄存器裝置傳來(lái)的參數(shù)進(jìn)行時(shí)基累加，每個(gè) 播放循環(huán)結(jié)束后累加1次；
所述加法器裝置用于接收所述參數(shù)輸入寄存器裝置傳來(lái)的數(shù)據(jù)，并與所述參數(shù)累加裝置 的值相加后得到真實(shí)時(shí)基數(shù)值送到下一裝置；
所述參數(shù)輸出寄存器裝置用于接收所述加法器裝置傳來(lái)的數(shù)據(jù)，并保存；
所述順序碼生成裝置用于將相同PID的數(shù)據(jù)包的順序碼連續(xù)累加，保存在內(nèi)部寄存器；
所述第二狀態(tài)機(jī)裝置用于控制狀態(tài)的輪流切換；
所述第二選擇器裝置用于選擇所述雙端口 RAM裝置輸入數(shù)據(jù)通道；
所述第三選擇器裝置用于選擇所述雙端口 RAM裝置地址通道；
所述雙端口 RAM裝置用于在所述第二狀態(tài)機(jī)裝置控制下，完成數(shù)據(jù)的緩沖和時(shí)基參數(shù)的 修改，并傳輸?shù)较乱谎b置；
所述空包生成裝置用于生成空包并送往下一裝置；
所述第四選擇器裝置用于受控制選擇所述雙端口 RAM裝置或者所述空包生成裝置傳來(lái)的 數(shù)據(jù)傳輸?shù)剿龅谌鼺IFO裝置中；
所述參數(shù)修改裝置用于受所述第二狀態(tài)機(jī)裝置的控制，進(jìn)行MPEG2格式的參數(shù)修改，通 過(guò)所述第二選擇器裝置和所述第三選擇器裝置送到所述雙端口 RAM裝置。
本發(fā)明的一種傳輸流生成裝置，其中所述SDRAM控制器裝置還包括第一狀態(tài)機(jī)裝置、地 址發(fā)生器裝置、第一選擇器裝置、雙向數(shù)據(jù)端口裝置、地址/控制輸出裝置；
所述第一狀態(tài)控制機(jī)裝置用于控制進(jìn)行寫指令或者播放指令；
所述地址發(fā)生器裝置用于提取所述指令參數(shù)譯碼寄存器裝置的圖象播放開(kāi)始地址、圖象 播放結(jié)束地址、聲音播放開(kāi)始地址、聲音播放結(jié)束地址四個(gè)參數(shù)，使其內(nèi)部計(jì)數(shù)器在這四個(gè)參數(shù)的控制下循環(huán)計(jì)數(shù)，并在適當(dāng)?shù)臅r(shí)刻輸出狀態(tài)變換信號(hào)，控制所述第一狀態(tài)控制機(jī)裝置
變換狀態(tài)，完成對(duì)所述SDRAM裝置的動(dòng)態(tài)刷新操作；
所述第一選擇器裝置用于實(shí)現(xiàn)所述SDRAM裝置在寫或者播放狀態(tài)下的地址切換； 所述地址/控制輸出裝置用于受所述第一狀態(tài)機(jī)裝置控制，生成SDRAM讀寫過(guò)程中，地址
和控制引腳所需的地址和控制信號(hào)；
所述雙向數(shù)據(jù)端口裝置用于實(shí)現(xiàn)所述SDRAM裝置在寫狀態(tài)和播放狀態(tài)下的數(shù)據(jù)雙向傳輸。
本發(fā)明的一種傳輸流生成裝置，其中所述FPGA裝置采用芯片EP2C8F256C6; 本發(fā)明的一種傳輸流生成裝置，其中所述SDRAM裝置采用HY57V561620CT-6芯片。 本發(fā)明的一種傳輸流生成裝置，其中所述HY57V561620CT-6芯片為四片。 本發(fā)明的一種傳輸流生成裝置，其中所述晶振裝置釆用27M有源晶振。 本發(fā)明的一種傳輸流生成裝置，其中所述27M有源晶振通過(guò)所述PLL裝置鎖相后，輸出 的兩路時(shí)鐘信號(hào)分別為27MHz和108MHz。
本發(fā)明的一種傳輸流生成裝置，其中所述FLASH存儲(chǔ)器裝置采用PEPCS4芯片。 一種包括上述傳輸流生成裝置的發(fā)生器，包括鍵盤、顯示器、輸出接口板、U盤以及電
源；
所述鍵盤用于選擇節(jié)目，并傳輸選擇信號(hào)；
所述顯示器用于顯示被選擇節(jié)目信息；
所述輸出接口板用于輸出數(shù)據(jù)包到外部；
所述U盤用于存儲(chǔ)節(jié)目數(shù)據(jù)；
所述電源用于供電；
還包括ARM板和FPGA板；
所述ARM板用于接收來(lái)自所述鍵盤的命令后，發(fā)送寫指令，從所述U盤中讀取節(jié)目數(shù)據(jù)， 發(fā)送所述節(jié)目數(shù)據(jù)，同時(shí)發(fā)送TS加工參數(shù)，寫數(shù)據(jù)指令和播放指令；
所述FPGA板用于對(duì)所述ARM板傳來(lái)的所有節(jié)目數(shù)據(jù)進(jìn)行加工，形成符合標(biāo)準(zhǔn)的連續(xù)的數(shù) 據(jù)流，并送到所述輸出接口板輸出。
由于本發(fā)明在FPGA板處理數(shù)據(jù)，處理速度快；又在SDRAM控制器裝置中設(shè)置了數(shù)據(jù)類型 鑒別裝置，將兩個(gè)獨(dú)立的純聲音和純視頻文件按照一定的規(guī)則合成為一個(gè)即含聲音又含圖象 的數(shù)據(jù)流，極大的壓縮了播放節(jié)目的數(shù)據(jù)量，節(jié)省了內(nèi)存空間，并通過(guò)MPEG2數(shù)據(jù)包加工裝 置對(duì)數(shù)據(jù)流進(jìn)行加工，達(dá)到了符合標(biāo)準(zhǔn)的MPEG2格式要求的無(wú)限連續(xù)的數(shù)據(jù)流，不存在圖像抖動(dòng)、殘損，聲音間斷的情況；又通過(guò)采用了不同的聲音和視頻文件的組合，生成了種類豐 富的節(jié)目源。
通過(guò)采用的上述的FPGA板和ARM板以及鍵盤、顯示器、U盤、電源、輸出接口板組合的 發(fā)生器，從而使發(fā)生器成為了一種處理速度快，節(jié)省內(nèi)存空間，節(jié)目源豐富，形成無(wú)限連續(xù) 的數(shù)據(jù)流，無(wú)圖像抖動(dòng)、殘損和聲音間斷的發(fā)生器。


圖1是現(xiàn)有技術(shù)中TS流發(fā)生器的原理框圖2是本發(fā)明一種傳輸流生成裝置的原理框圖3是本發(fā)明一種傳輸流生成裝置的FPGA板的硬件連接圖。
具體實(shí)施例方式
下面結(jié)合附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說(shuō)明。
參見(jiàn)圖2， 一種傳輸流生成裝置，包括ARM板ll、鍵盤33、顯示器44、輸出接口板55、 U盤66、電源77以及FPGA (Field —Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)板 88;
鍵盤33用于選擇節(jié)目，并傳輸選擇信號(hào)； 顯示器44用于顯示被選擇節(jié)目信息； 輸出接口板55用于輸出數(shù)據(jù)包到外部； U盤66用于存儲(chǔ)節(jié)目數(shù)據(jù)； 電源77用于供電；
ARM板11用于接收來(lái)自鍵盤33的命令后，發(fā)送寫指令，從U盤66中讀取節(jié)目數(shù)據(jù)，發(fā) 送所述節(jié)目數(shù)據(jù)，同時(shí)發(fā)送TS加工參數(shù)，寫數(shù)據(jù)指令和播放指令；
FPGA板88用于對(duì)ARM板11傳來(lái)的所有節(jié)目數(shù)據(jù)進(jìn)行加工，形成符合標(biāo)準(zhǔn)的連續(xù)的數(shù)據(jù) 流，并送到輸出接口板55輸出。
ARM板11上的ARM芯片通過(guò)相應(yīng)的管腳連接FPGA芯片，F(xiàn)PGA芯片采用ALTERA公司的 EP2C8F256C6芯片。并使鍵盤33連接ARM芯片的相應(yīng)管腳，顯示器44連接ARM芯片的相應(yīng) 管腳，ARM芯片通過(guò)相應(yīng)的管腳設(shè)置U盤66的接口，其中FPGA板88上通過(guò)相應(yīng)的管腳設(shè)置 輸出，通過(guò)輸出接口板55連接到外部設(shè)備。
參見(jiàn)圖3， FPGA板88包括FPGA裝置81， SDRAM裝置82和晶振裝置83以及FLASH存儲(chǔ) 器裝置；
SDRAM裝置82采用HY57V561620CT-6芯片，為16Mxl6bit的，共有4片，晶振裝置83采用27MHz有源晶振，F(xiàn)LASH存儲(chǔ)器裝置采用芯片EPCS4。
FLASH存儲(chǔ)裝置用于存儲(chǔ)FPGA硬件配置程序，在接通電源時(shí)進(jìn)行加載；并通過(guò)SDRAM控 制器裝置81b對(duì)SDRAM裝置82進(jìn)行初始化。
晶振裝置83為FPGA裝置81提供輸入時(shí)鐘，通過(guò)PLL (Phase Locked Loop,鎖相環(huán)) 裝置824進(jìn)行鎖相后，產(chǎn)生系統(tǒng)工作所需的時(shí)鐘，輸出兩路時(shí)鐘，分別為27MHz和108MHz, 其中SDRAM控制器裝置81b中的地址/控制輸出裝置801、雙向數(shù)據(jù)端口裝置802、第一選擇 器裝置803、地址發(fā)生器裝置804、數(shù)據(jù)類型鑒別裝置805和第一狀態(tài)機(jī)裝置806釆用108MHz 的時(shí)鐘，F(xiàn)PGA裝置81中的其他裝置均采用27MHz的時(shí)鐘。
ARM板11在接收到來(lái)自鍵盤33的命令后，向FPGA板88發(fā)送寫指令，然后從U盤66中. 讀取節(jié)目數(shù)據(jù)，發(fā)送節(jié)目數(shù)據(jù)，同時(shí)發(fā)送TS加工參數(shù)，寫數(shù)據(jù)指令和播放指令。
ARM板11與FPGA裝置81中的處理器接口裝置807通過(guò)地址、數(shù)據(jù)、控制總線相連，處 理器接口裝置807接收來(lái)自ARM板11的所有數(shù)據(jù)，通過(guò)對(duì)地址進(jìn)行譯碼，將節(jié)目數(shù)據(jù)和指令 參數(shù)分離；將節(jié)目數(shù)據(jù)送到SDRAM控制器裝置81b的雙向數(shù)據(jù)端口裝置802，節(jié)目保存地址 送到SDRAM控制器裝置81b中的第一選擇器裝置803的1端口，狀態(tài)機(jī)控制信號(hào)送到SDRAM 控制器裝置81b中的第一狀態(tài)機(jī)裝置806，指令參數(shù)則送往指令參數(shù)譯碼寄存器裝置808。
指令參數(shù)譯碼寄存器裝置808對(duì)來(lái)自處理器接口裝置807的指令參數(shù)做進(jìn)一步譯碼，分 離出不同的指令和參數(shù)。
FPGA板88收到ARM板11傳來(lái)的寫指令時(shí)，指令參數(shù)譯碼寄存器裝置808的寫數(shù)據(jù)信號(hào) 線將變?yōu)楦唠娖接行Вシ判盘?hào)線處于低電平無(wú)效。SDRAM控制器裝置81b中的第一狀態(tài)機(jī) 裝置806檢測(cè)到指令參數(shù)譯碼寄存器裝置808的寫數(shù)據(jù)信號(hào)線為高電平，判斷出當(dāng)前應(yīng)為寫 入狀態(tài)，于是將地址切換信號(hào)線置高，使第一選擇器803的1端口和3端口接通，ARM板ll 送來(lái)的節(jié)目保存地址通過(guò)第一選擇器裝置801到達(dá)地址/控制輸.出裝置801。寫狀態(tài)將出現(xiàn)在 第一狀態(tài)機(jī)裝置806的狀態(tài)輸出信號(hào)線上，第一狀態(tài)機(jī)裝置806的狀態(tài)輸出信號(hào)送到地址/ 控制輸出裝置801中，在此狀態(tài)下，地址/控制輸出裝置801內(nèi)部生成SDRAM裝置82寫所需 的所有控制信號(hào)，送到SDRAM裝置82的控制端口；節(jié)目保存地址經(jīng)過(guò)第一選擇器裝置803到 地址/控制輸出裝置801進(jìn)行緩沖，到達(dá)SDRAM裝置82的地址端口 ；第一狀態(tài)機(jī)裝置806的 狀態(tài)輸出信號(hào)控制雙向數(shù)據(jù)端口裝置802的1端口和3端口接通，ARM送來(lái)的節(jié)目數(shù)據(jù)通過(guò) 雙向數(shù)據(jù)端口裝置802到達(dá)SDRAM的數(shù)據(jù)端口 。
經(jīng)過(guò)上述步驟，寬度為24bit的一個(gè)數(shù)據(jù)被保存到SDRAM裝置82中的一個(gè)地址空間，在 第一狀態(tài)機(jī)裝置806的控制下，這個(gè)過(guò)程不斷重復(fù)，直到將整個(gè)節(jié)目保存到SDRAM中。節(jié)目數(shù)據(jù)保存到SDRAM裝置82之后，ARM板11向FPGA裝置81發(fā)送加工參數(shù)，包括圖 象播放開(kāi)始地址、圖象播放結(jié)束地址、聲音播放開(kāi)始地址、聲音播放結(jié)束地址、PCR增量、 PTS增量、DTS增量、APTS增量，這些參數(shù)經(jīng)過(guò)指令參數(shù)譯碼寄存器裝置808譯碼后分別保 存到各自寄存器中。
ARM板11發(fā)送加工參數(shù)發(fā)送完畢后向FPGA裝置81發(fā)送播放指令，此指令經(jīng)過(guò)通過(guò)處理 器接口裝置807傳輸?shù)街噶顓?shù)譯碼寄存器裝置808進(jìn)行譯碼后，播放信號(hào)線變?yōu)楦唠娖接?效，寫數(shù)據(jù)信號(hào)線將變?yōu)榈碗娖綗o(wú)效。第一狀態(tài)機(jī)裝置806檢測(cè)到播放信號(hào)線為高電平，將 狀態(tài)輸出信號(hào)變?yōu)樽x出，地址切換信號(hào)線被置低，使第一選擇器裝置803的2端口和3端口 接通，狀態(tài)輸出信號(hào)送到地址發(fā)生器裝置804，地址發(fā)生器裝置804通過(guò)第一選擇器裝置803 的2端口和3端口輸出地址信號(hào)送到地址/控制輸出裝置801中。
地址/控制輸出裝置801檢測(cè)到播放狀態(tài)，其內(nèi)部生成SDRAM裝置82讀所需的所有控制 信號(hào)，控制SDRAM裝置82完成讀出操作。
第一狀態(tài)機(jī)裝置806通過(guò)狀態(tài)輸出信號(hào)控制雙向數(shù)據(jù)端口裝置802為播放狀態(tài)，使雙向 數(shù)據(jù)端口裝置802的2端口和3端口接通，從SDRAM裝置82中讀出的數(shù)據(jù)送達(dá)數(shù)據(jù)類型鑒別 裝置805。
地址發(fā)生器裝置804檢測(cè)到播放狀態(tài)后，從指令參數(shù)譯碼寄存器裝置808中提取圖象播 放開(kāi)始地址、圖象播放結(jié)束地址、聲音播放開(kāi)始地址、聲音播放結(jié)束地址四個(gè)參數(shù)，將開(kāi)始 地址賦值給地址發(fā)生器裝置804內(nèi)部的計(jì)數(shù)器，以后每經(jīng)過(guò)一個(gè)時(shí)鐘周期計(jì)數(shù)器加1，當(dāng)計(jì) 數(shù)器的值等于播放結(jié)束地址時(shí)，重新賦值為開(kāi)始地址，如此周而復(fù)始，無(wú)限循環(huán)下去，直到 切換節(jié)目為止。地址發(fā)生器裝置804在初始狀態(tài)下輸出的是圖象地址，隨后在工作中它的地 址輸出類型會(huì)在聲音地址和圖象地址之間交替變化，這個(gè)交替變化由數(shù)據(jù)類型鑒別裝置805 決定。地址發(fā)生器裝置804的狀態(tài)變換輸出信號(hào)令第一狀態(tài)機(jī)裝置806定期改變狀態(tài)，以滿 足SDRAM裝置82的自動(dòng)刷新和預(yù)充電操作。
數(shù)據(jù)類型鑒別裝置805只在播放狀態(tài)下工作，它的功能是從每個(gè)數(shù)據(jù)包的起始第三個(gè)字 節(jié)處取音頻標(biāo)記，然后加以判斷，根據(jù)判斷結(jié)果產(chǎn)生對(duì)應(yīng)的類型標(biāo)記信號(hào)去控制地址發(fā)生器 裝置804在聲音和圖象之間來(lái)回切換，其結(jié)果是將兩個(gè)獨(dú)立的純聲音和純視頻文件按照一定 的規(guī)則合成為一個(gè)即含聲音又含圖象的數(shù)據(jù)流，極大的壓縮了播放節(jié)目的數(shù)據(jù)量，對(duì)多種音/ 視頻文件可以相互組合，形成種類豐富的節(jié)目源。
從數(shù)據(jù)類型鑒別裝置805輸出的數(shù)據(jù)包經(jīng)過(guò)第一 FIFO (First Input First Output, 先入先出隊(duì)列)裝置828緩沖后，送到串/并轉(zhuǎn)換裝置830，從24比特轉(zhuǎn)換為3個(gè)8比特的數(shù)據(jù)，再經(jīng)過(guò)第二 FIFO裝置829緩沖，送往MPEG2數(shù)據(jù)包加工裝置81a。
MPEG2數(shù)據(jù)包加工裝置81a受第二狀態(tài)機(jī)裝置811控制，隨著第二狀態(tài)機(jī)裝置811在各
種狀態(tài)間輪流切換，按步驟完成數(shù)據(jù)包的加工。第二狀態(tài)機(jī)裝置811的輸出狀態(tài)依次是獲取
空包數(shù)，雙端口RAM寫入，順序碼連續(xù)處理，PCR、 PTS、 DTS參數(shù)修改，插空包，標(biāo)準(zhǔn)輸出，
整個(gè)狀態(tài)序列完成后重新開(kāi)始循環(huán)。
在獲取空包數(shù)狀態(tài)下，存放在數(shù)據(jù)包起始位置第4個(gè)字節(jié)處的數(shù)據(jù)被鎖存到插空包數(shù)量'
裝置813內(nèi)部寄存器。
指令參數(shù)譯碼寄存器裝置808傳輸PCR增量、PTS增量、DTS增量以及APTS增量到參數(shù) 累加裝置809中，參數(shù)累加裝置809對(duì)上述參數(shù)進(jìn)行累加。
在雙端口 RAM寫入狀態(tài)下，第二選擇器裝置818的2端口和3端口接通，第二FIF0裝置 829送來(lái)的數(shù)據(jù)加到入雙端口 RAM裝置820的數(shù)據(jù)端口，第三選擇器裝置819的2端口和3 端口接通，包長(zhǎng)計(jì)數(shù)器裝置810為雙端口 RAM裝置820提供地址，包長(zhǎng)計(jì)數(shù)器從0計(jì)數(shù)到187， 總共向雙端口 RAM寫入188字節(jié)數(shù)據(jù)。存放在數(shù)據(jù)包起始第5個(gè)字節(jié)處的特征碼被鎖存到特 征碼識(shí)別裝置812，特征碼識(shí)別裝置812通過(guò)解碼，輸出指示信號(hào)，參數(shù)輸入寄存器裝置814 收到來(lái)自特征碼識(shí)別裝置812的指示信號(hào)，將數(shù)據(jù)包中的不同參數(shù)提取出來(lái)，送到加法器裝 置815，與參數(shù)累加裝置809的值相加后保存在參數(shù)輸出寄存器裝置816。
在順序碼連續(xù)處理狀態(tài)下，順序碼生成裝置817將相同PID的數(shù)據(jù)包的順序碼連續(xù)累加， 保存在內(nèi)部寄存器。
在參數(shù)修改狀態(tài)下，通過(guò)參數(shù)修改裝置823進(jìn)行參數(shù)修改后，第二選擇器裝置818的0 端口和3端口或1端口和3端口接通，第三選擇器裝置819的1端口和3端口接通，雙端口 RAM裝置820中特定地址上的順序碼、時(shí)基參數(shù)被修改。
在插空包狀態(tài)下，第四選擇器裝置822的2端口和3端口接通，空包生成裝置821內(nèi)部 生成的空包數(shù)據(jù)送到第三FIFO裝置827，具體插入多少個(gè)空包，由插空包數(shù)量模塊中的寄存 器值決定，每插入一個(gè)空包，寄存器中的值減l，當(dāng)寄存器中的值為0時(shí)，切換到下個(gè)狀態(tài)。 這種插空包的方案，能進(jìn)一步縮小文件體積，節(jié)省存儲(chǔ)空間
在標(biāo)準(zhǔn)輸出狀態(tài)下，第四選擇器裝置的1端口和3端口接通，雙端口 RAM裝置820中整 包數(shù)據(jù)送到第三FIFO裝置827，緩沖后從SPI—OUT裝置826和ASIJ)UT裝置825端口輸出到 設(shè)備外部。其中SPIJ)UT裝置826傳輸SPI格式的數(shù)據(jù)，ASIJ)UT裝置825傳輸ASI格式的 數(shù)據(jù)。
在循環(huán)累計(jì)狀態(tài)下，參數(shù)累加裝置809中的各時(shí)基參數(shù)實(shí)現(xiàn)累加。為下一個(gè)G0P循環(huán)做準(zhǔn)備。
由于本發(fā)明在FPGA板處理數(shù)據(jù)，處理速度快；又在SDRAM控制器裝置中設(shè)置了數(shù)據(jù)類型 鑒別裝置，將兩個(gè)獨(dú)立的純聲音和純視頻文件按照一定的規(guī)則合成為一個(gè)即含聲音又含圖象 的數(shù)據(jù)流，極大的壓縮了播放節(jié)目的數(shù)據(jù)量，節(jié)省了內(nèi)存空間，并通過(guò)MPEG2數(shù)據(jù)包加工裝 置對(duì)數(shù)據(jù)流進(jìn)行加工，達(dá)到了符合標(biāo)準(zhǔn)的MPEG2格式要求的無(wú)限連續(xù)的數(shù)據(jù)流，不存在圖像 抖動(dòng)、殘損，聲音間斷的情況；又通過(guò)采用了不同的聲音和視頻文件的組合，生成了種類豐 富的節(jié)目源。
通過(guò)采用的上述的FPGA板和ARM板以及鍵盤、顯示器、U盤、電源、輸出接口板組合的 發(fā)生器，從而使發(fā)生器成為了一種處理速度快，節(jié)省內(nèi)存空間，節(jié)目源豐富，形成無(wú)限連續(xù) 的數(shù)據(jù)流，無(wú)圖像抖動(dòng)、殘損和聲音間斷的發(fā)生器。
以上的實(shí)施例僅是對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行描述，并非對(duì)本發(fā)明的范圍進(jìn)行限定， 在不脫離本發(fā)明設(shè)計(jì)精神的前提下，本領(lǐng)域普通工程技術(shù)人員對(duì)本發(fā)明的技術(shù)方案做出的各 種變形和改進(jìn)，均應(yīng)落入本發(fā)明的權(quán)利要求書確定的保護(hù)范圍內(nèi)。
權(quán)利要求
1. 一種傳輸流生成裝置，包括FPGA裝置(81)、SDRAM裝置(82)、晶振裝置(83)和FLASH存儲(chǔ)器裝置，所述SDRAM裝置(82)用于存儲(chǔ)相應(yīng)的節(jié)目數(shù)據(jù)；所述晶振裝置(83)用于提供輸入時(shí)鐘；所述FLASH存儲(chǔ)裝置用于存儲(chǔ)FPGA硬件配置程序，在接通電源時(shí)進(jìn)行加載；所述FPGA裝置(81)包括處理器接口裝置(807)、指令參數(shù)譯碼寄存器裝置(808)、SDRAM控制器裝置(81b)以及第一FIFO裝置(828)、串/并轉(zhuǎn)換裝置(830)、第二FIFO裝置(829)、PLL裝置(824)、第三FIFO裝置(827)、SPI_OUT裝置(826)和ASI_OUT裝置(825)；所述處理器接口裝置(807)用于接收ARM數(shù)據(jù)，通過(guò)對(duì)地址進(jìn)行譯碼，將節(jié)目數(shù)據(jù)和指令參數(shù)分離；所述指令參數(shù)譯碼寄存器裝置(808)用于對(duì)圖象播放開(kāi)始地址、圖象播放結(jié)束地址、聲音播放開(kāi)始地址、聲音播放結(jié)束地址、PCR增量、PTS增量、DTS增量、APTS增量進(jìn)行譯碼和保存；所述SDRAM控制器裝置(81b)用于對(duì)SDRAM裝置(82)進(jìn)行初始化，接收所述處理器接口裝置(807)和所述指令參數(shù)譯碼寄存器(808)傳來(lái)的數(shù)據(jù)、參數(shù)和指令，完成對(duì)所述SDRAM裝置(82)的數(shù)據(jù)寫入和讀出操作；所述第一FIFO裝置(827)用于將SDRAM控制器裝置(81b)傳來(lái)的數(shù)據(jù)包進(jìn)行緩沖；所述串/并轉(zhuǎn)換裝置(830)用于將所述第一FIFO裝置(827)傳來(lái)的寬度為24比特的數(shù)據(jù)轉(zhuǎn)換成3個(gè)8比特的數(shù)據(jù)；所述第二FIFO裝置(829)用于對(duì)上述串/并轉(zhuǎn)換裝置(830)傳來(lái)的數(shù)據(jù)包進(jìn)行緩沖，并送到下一裝置；所述PLL裝置(824)用于對(duì)晶振裝置(83)提供的時(shí)鐘信號(hào)進(jìn)行鎖相，產(chǎn)生系統(tǒng)工作所需的時(shí)鐘；所述第三FIFO裝置(827)用于將數(shù)據(jù)進(jìn)行緩沖，并輸出出去；所述SPI_OUT裝置(826)用于接收所述第三FIFO裝置(827)傳來(lái)的數(shù)據(jù)，并轉(zhuǎn)化成SPI格式的數(shù)據(jù)輸出；所述ASI_OUT裝置(825)用于接收所述第三FIFO裝置(827)傳來(lái)的數(shù)據(jù)，并轉(zhuǎn)化成ASI格式的數(shù)據(jù)輸出；其特征在于，所述FPGA裝置(81)還包括MPEG2數(shù)據(jù)包加工裝置(81a)，所述SDRAM控制器裝置(81b)中還設(shè)置有數(shù)據(jù)類型鑒別裝置(806)；所述數(shù)據(jù)類型鑒別裝置(806)用于在所述SDRAM控制器裝置(81b)中的第一狀態(tài)機(jī)裝置(806)控制下，實(shí)現(xiàn)視頻和聲音數(shù)據(jù)的交替?zhèn)鬏敚箖蓚€(gè)獨(dú)立的純聲音和純視頻文件按照一定的規(guī)則合成為一個(gè)即含聲音又含圖象的數(shù)據(jù)流，并將數(shù)據(jù)流中的數(shù)據(jù)包發(fā)送到所述第一FIFO裝置(828)進(jìn)行輸出。所述MPEG2數(shù)據(jù)包加工裝置(81a)用于接收所述第二FIFO裝置(829)傳來(lái)的數(shù)據(jù)包，并將數(shù)據(jù)包進(jìn)行加工，對(duì)參數(shù)進(jìn)行實(shí)時(shí)修改，形成符合MPEG2標(biāo)準(zhǔn)的連續(xù)的數(shù)據(jù)流，送到所述第三FIFO裝置(827)輸出。
2.根據(jù)權(quán)利要求1所述的一種傳輸流生成裝置，其特征在于，所述MPEG2數(shù)據(jù)包加工裝 置(81a)包括第二狀態(tài)機(jī)裝置(811)、包長(zhǎng)計(jì)數(shù)器裝置(810)、特征碼識(shí)別裝置(812)、 插空包數(shù)量裝置(813)、參數(shù)輸入寄存器裝置(814)，參數(shù)累加裝置(809)、加法器裝置(815)、 參數(shù)輸出寄存器裝置(816)、順序碼生成裝置(817)、第二選擇器裝置(818),第三選擇器 裝置(819)、雙端口RAM裝置(820)、空包生成裝置(821)、第四選擇器裝置(822)以及參 數(shù)修改裝置(823);所述包長(zhǎng)計(jì)數(shù)器裝置(810)用于提供雙端口RAM地址；所述特征碼識(shí)別裝置(812)用于接收所述第二FIFO裝置(829)輸出的數(shù)據(jù)包，并存放 數(shù)據(jù)包起始第5個(gè)字節(jié)處的特征碼，并對(duì)特征碼進(jìn)行解碼，輸出指示信號(hào)；所述插空包數(shù)量裝置(813)用于存放數(shù)據(jù)包起始位置第4個(gè)字節(jié)處空包指示數(shù)據(jù)；所述參數(shù)輸入寄存器裝置(814)用于依據(jù)來(lái)自所述特征碼識(shí)別裝置(812)的指示信號(hào)， 將數(shù)據(jù)包中的不同參數(shù)提取出來(lái)，并發(fā)送到下一裝置；.所述參數(shù)累加裝置(809)用于對(duì)所述指令參數(shù)譯碼寄存器裝置(808)傳來(lái)的參數(shù)進(jìn)行 時(shí)基累加，每個(gè)播放循環(huán)結(jié)束后累加1次；所述加法器裝置(815)用于接收所述參數(shù)輸入寄存器裝置(814)傳來(lái)的數(shù)據(jù)，并與所 述參數(shù)累加裝置(809)的值相加后得到真實(shí)時(shí)基數(shù)值送到下一裝置；所述參數(shù)輸出寄存器裝置(816)用于接收所述加法器裝置(815)傳來(lái)的數(shù)據(jù)，并保存；所述順序碼生成裝置(817)用于將相同PID的數(shù)據(jù)包的順序碼連續(xù)累加，保存在內(nèi)部寄 存器；所述第二狀態(tài)機(jī)裝置(811)用于控制狀態(tài)的輪流切換；所述第二選擇器裝置(818)用于選擇所述雙端口RAM裝置(820)輸入數(shù)據(jù)通道； 所述第三選擇器裝置(819)用于選擇所述雙端口RAM裝置(820)地址通道； 所述雙端口 RAM裝置(820)用于在所述第二狀態(tài)機(jī)裝置(811)控制下，完成數(shù)據(jù)的緩沖和時(shí)基參數(shù)的修改，并傳輸?shù)较乱谎b置；所述空包生成裝置(821)用于生成空包并送往下一裝置；所述第四選擇器裝置(822)用于受控制選擇所述雙端口 RAM裝置(820)或者所述空包 生成裝置(821)傳來(lái)的數(shù)據(jù)傳輸?shù)剿龅谌鼺IFO裝置(827)中；所述參數(shù)修改裝置(823)用于受所述第二狀態(tài)機(jī)裝置(811)的控制，進(jìn)行MPEG2格式 的參數(shù)修改，通過(guò)所述第二選擇器裝置(818)和所述第三選擇器裝置(819)送到所述雙端 口 RAM裝置(820)。
3. 根據(jù)權(quán)利要求2所述的一種傳輸流生成裝置，其特征在于，所述SDRAM控制器裝置 (81b)還包括第一狀態(tài)機(jī)裝置(806)、地址發(fā)生器裝置(804)、第一選擇器裝置(803)、'.雙向數(shù)據(jù)端口裝置(802)、地址/控制輸出裝置(801);所述第一狀態(tài)控制機(jī)裝置(806)用于控制進(jìn)行寫指令或者播放指令； 所述地址發(fā)生器裝置(804)用于提取所述指令參數(shù)譯碼寄存器裝置(808)的圖象播放 開(kāi)始地址、圖象播放結(jié)束地址、聲音播放開(kāi)始地址、聲音播放結(jié)束地址四個(gè)參數(shù)，使其內(nèi)部 計(jì)數(shù)器在這四個(gè)參數(shù)的控制下循環(huán)計(jì)數(shù)，并在適當(dāng)?shù)臅r(shí)刻輸出狀態(tài)變換信號(hào)，控制所述第一 狀態(tài)控制機(jī)裝置(806)變換狀態(tài)，完成對(duì)所述SDRAM裝置(82)的動(dòng)態(tài)刷新操作；所述第一選擇器裝置(803)用于實(shí)現(xiàn)所述SDRAM裝置(82)在寫或者播放狀態(tài)下的地址 切換；所述地址/控制輸出裝置(801)用于受所述第一狀態(tài)機(jī)裝置(806)控制，生成SDRAM讀 寫過(guò)程中，地址和控制引腳所需的地址和控制信號(hào)；所述雙向數(shù)據(jù)端口裝置(802)用于實(shí)現(xiàn)所述SDRAM裝置(82)在寫狀態(tài)和播放狀態(tài)下的 數(shù)據(jù)雙向傳輸。 .
4. 根據(jù)權(quán)利要求3所述的一種傳輸流生成裝置，其特征在于，所述FPGA裝置(81)采 用芯片EP2C8F256C6 。
5. 根據(jù)權(quán)利要求4所述的一種傳輸流生成裝置，其特征在于，所述SDRAM裝置(82)采 用HY57V561620CT-6芯片。
6. 根據(jù)權(quán)利要求5所述的一種傳輸流生成裝置，其特征在于，所述HY57V561620CT-6芯 片為四片。
7. 根據(jù)權(quán)利要求6所述的一種傳輸流生成裝置，其特征在于，所述晶振裝置(83)采用 27M有源晶振。
8. 根據(jù)權(quán)利要求7所述的一種傳輸流生成裝置，其特征在于，所述27M有源晶振通過(guò)所述PLL裝置(824)鎖相后，輸出的兩路時(shí)鐘信號(hào)分別為27MHz和108MHz。
9. 根據(jù)權(quán)利要求8所述的一種傳輸流生成裝置，其特征在于，所述FLASH存儲(chǔ)器裝置采 用PEPCS4芯片。
10. —種包括根據(jù)權(quán)利要求l-9所述的傳輸流生成裝置的發(fā)生器，包括鍵盤(33)、顯示 器(44)、輸出接口板(55)、 U盤(66)以及電源(77);所述鍵盤(33)用于選擇節(jié)目，并傳輸選擇信號(hào)； 所述顯示器(44)用于顯示被選擇節(jié)目信息； 所述輸出接口板(55)用于輸出數(shù)據(jù)包到外部； 所述U盤(66)用于存儲(chǔ)節(jié)目數(shù)據(jù)； 所述電源(77)用于供電；其特征在于，還包括ARM板(11)和FPGA板(88);所述ARM板(11)用于接收來(lái)自所述鍵盤(33)的命令后，發(fā)送寫指令，從所述U盤(66) 中讀取節(jié)目數(shù)據(jù)，發(fā)送所述節(jié)目數(shù)據(jù)，同時(shí)發(fā)送TS加工參數(shù)，寫數(shù)據(jù)指令和播放指令；所述FPGA板(88)用于對(duì)所述ARM板(11)傳來(lái)的所有節(jié)目數(shù)據(jù)進(jìn)行加工，形成符合標(biāo) 準(zhǔn)的連續(xù)的數(shù)據(jù)流，并送到所述輸出接口板(55)輸出。
全文摘要
一種傳輸流生成裝置，包括FPGA裝置、SDRAM裝置、晶振裝置和FLASH存儲(chǔ)器裝置，F(xiàn)PGA裝置包括處理器接口裝置、指令參數(shù)譯碼寄存器裝置、MPEG2數(shù)據(jù)包加工裝置、SDRAM控制器裝置以及第一、第二、第三FIFO裝置、串/并轉(zhuǎn)換裝置、PLL裝置、SPI_OUT裝置和ASI_OUT裝置；通過(guò)數(shù)據(jù)類型鑒別裝置控制視頻和聲音文件的交替?zhèn)鬏敚蓚€(gè)獨(dú)立的純聲音和純視頻文件按照一定的規(guī)則合成為一個(gè)即含聲音又含圖象的數(shù)據(jù)流，并通過(guò)MPEG2數(shù)據(jù)包加工裝置進(jìn)行數(shù)據(jù)加工，從而提供一種處理速度快，節(jié)省內(nèi)存空間，節(jié)目源豐富，形成無(wú)限連續(xù)的數(shù)據(jù)流，無(wú)圖像抖動(dòng)、殘損和聲音間斷的一種傳輸流生成裝置。
文檔編號(hào)H04N7/26GK101547364SQ20091008316
公開(kāi)日2009年9月30日 申請(qǐng)日期2009年5月5日 優(yōu)先權(quán)日2009年5月5日
發(fā)明者周鑫欣, 暉 徐, 徐康興, 博 朱, 翔 李, 樊曉婷, 武曉光, 欣 辛 申請(qǐng)人:北京牡丹視源電子有限責(zé)任公司