專利名稱：一種數(shù)據(jù)處理方法及數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，尤其涉及一種數(shù)據(jù)處理方法及數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理
直O(jiān)
背景技術(shù)：
在模擬或數(shù)字電子系統(tǒng)中，信號的傳輸通常通過金屬走線實(shí)現(xiàn)。在一些場合，一連 串的信號可以以串行的方式傳輸，以節(jié)省元件間的走線數(shù)目，實(shí)現(xiàn)更有效的設(shè)計(jì)。尤其在數(shù) 字電子系統(tǒng)中，各種串行接口可以很好的實(shí)現(xiàn)一些低速率，控制信號的傳輸。上述串行傳輸協(xié)議中一般都需要三根走線，即數(shù)據(jù)線，時鐘線和片選線；三根線互 相配合才能完成信號的正確傳輸，但是隨著系統(tǒng)復(fù)雜度的不斷提高，為了控制走線的數(shù)目， 現(xiàn)有技術(shù)中提出一種單線串行數(shù)字接口，即通過一根線實(shí)現(xiàn)一對控制端口?，F(xiàn)有技術(shù)的方案大致為采用時鐘信號來傳輸和采樣信號，該時鐘是發(fā)送端和接 收端各自采用本地時鐘。采用該本地時鐘后，發(fā)送和接收數(shù)據(jù)都可以由時鐘沿來觸發(fā)進(jìn)行。 數(shù)字設(shè)計(jì)滿足時序后，采用較高的本地時鐘頻率，就能獲得較高的數(shù)據(jù)傳輸速率。現(xiàn)有技術(shù)中，發(fā)送端和接收端各自采用的本地時鐘雖然頻率可以大體相同，但在 相位上不能保證同步，從而導(dǎo)致接收端的本地時鐘與發(fā)送端發(fā)送過來的數(shù)據(jù)并不對齊，因 此其將數(shù)據(jù)傳輸速率降至本地時鐘的一半或更低(即兩個或更多個時鐘周期傳輸一個數(shù) 據(jù)比特)，以保證接收端能夠可靠地接收數(shù)據(jù)。所以，現(xiàn)有技術(shù)的方案使得實(shí)際的數(shù)據(jù)傳輸速率降低，只有本地時鐘頻率的一半 甚至更低。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供了一種數(shù)據(jù)處理方法及數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理裝置，能夠 在實(shí)現(xiàn)單線串行數(shù)字接口(SSI，Single-line Serial Interface)的同時提高數(shù)據(jù)傳輸速率。本發(fā)明實(shí)施例提供的數(shù)據(jù)處理方法，包括對接收到的包含同步比特的數(shù)據(jù)進(jìn)行 延遲；分別采用本地時鐘的上升沿以及下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣； 將對所述延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿。本發(fā)明實(shí)施例提供的數(shù)據(jù)處理方法，包括對本地時鐘進(jìn)行延遲得到第一時鐘，第 二時鐘，第三時鐘以及第四時鐘，相鄰兩個時鐘之間的相位差為90度；分別使用所述四個 時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣；根據(jù)對所述包含同步比特的數(shù)據(jù)采樣成功 的時鐘確定采樣沿。本發(fā)明實(shí)施例提供的數(shù)據(jù)處理裝置，包括第一延遲單元，用于對接收到的包含同 步比特的數(shù)據(jù)進(jìn)行延遲；第一采樣單元，用于分別采用本地時鐘的上升沿以及下降沿對延 遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣；第一確定單元，用于將對所述延遲后的包含同步比 特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿。
本發(fā)明實(shí)施例提供的數(shù)據(jù)處理裝置，包括第二延遲單元，用于對本地時鐘進(jìn)行延 遲得到第一時鐘，第二時鐘，第三時鐘以及第四時鐘，相鄰兩個時鐘之間的相位差為90度； 第二采樣單元，用于分別使用所述四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣；第 二確定單元，用于根據(jù)對所述包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿。從以上技術(shù)方案可以看出，本發(fā)明實(shí)施例具有以下優(yōu)點(diǎn)本發(fā)明實(shí)施例中，可以通過對包含同步比特的數(shù)據(jù)的采樣確定采樣成功的沿作為 采樣沿，所以，本發(fā)明實(shí)施例可以確定采用哪個采樣沿對數(shù)據(jù)比特進(jìn)行采樣，無需降低數(shù)據(jù) 傳輸速率來保證接收端能夠可靠地接收數(shù)據(jù)，因此能夠使得數(shù)據(jù)傳輸速率達(dá)到本地的時鐘 頻率，從而提高了數(shù)據(jù)傳輸速率。


圖1為本發(fā)明實(shí)施例數(shù)據(jù)處理方法一個實(shí)施例示意圖；圖2為本發(fā)明實(shí)施例一個信號波形圖；圖3為本發(fā)明實(shí)施例SETUP DELAY方案框圖；圖4為本發(fā)明實(shí)施例SETUP DELAY方案中采樣沿檢測模塊框圖；圖5為本發(fā)明實(shí)施例SETUP DELAY方案中數(shù)據(jù)采樣模塊框圖；圖6為本發(fā)明實(shí)施例SETUP DELAY方案中狀態(tài)機(jī)&邊緣清除模塊框圖；圖7為本發(fā)明實(shí)施例SETUP DELAY方案中寫模式信號波形圖；圖8為本發(fā)明實(shí)施例SETUP DELAY方案中讀模式信號波形圖；圖9為本發(fā)明實(shí)施例數(shù)據(jù)處理方法另一實(shí)施例示意圖；圖10為本發(fā)明實(shí)施例DELAY LINE方案框圖；圖11為本發(fā)明實(shí)施例DELAY LINE方案中多階本地時鐘生成模塊框圖；圖12為本發(fā)明實(shí)施例DELAY LINE方案中邊緣同步模塊框圖；圖13為本發(fā)明實(shí)施例DELAYLINE方案中數(shù)據(jù)采樣模塊框圖；圖14為本發(fā)明實(shí)施例DELAY LINE方案中狀態(tài)機(jī)模塊框圖；圖15為本發(fā)明實(shí)施例數(shù)據(jù)處理裝置一個實(shí)施例示意圖；圖16為本發(fā)明實(shí)施例數(shù)據(jù)處理裝置另一實(shí)施例示意圖。
具體實(shí)施例方式本發(fā)明實(shí)施例提供了一種數(shù)據(jù)處理方法及數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理裝置，能夠 在實(shí)現(xiàn)SSI的同時提高數(shù)據(jù)傳輸速率。本發(fā)明實(shí)施例中，可以通過對包含同步比特的數(shù)據(jù)的采樣確定哪一個沿能夠采樣 成功，并將該沿作為采樣沿，所以，本發(fā)明實(shí)施例可以確定采用哪個采樣沿對數(shù)據(jù)比特進(jìn)行 采樣，無需降低數(shù)據(jù)傳輸速率來保證接收端能夠可靠地接收數(shù)據(jù)，因此能夠使得數(shù)據(jù)傳輸 速率達(dá)到本地的時鐘頻率，即每個時鐘周期傳輸一個比特，從而提高了數(shù)據(jù)傳輸速率。具體的方案可以分為以下兩種情況一、建立時間延遲(SETUP DELAY)方案本方案中，可以對輸入的包含同步比特的數(shù)據(jù)進(jìn)行延遲，之后對該延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣以確定采樣沿，具體請參閱圖1，本發(fā)明實(shí)施例中數(shù)據(jù)處理方法一個實(shí)施例包括101、對接收到的包含同步比特的數(shù)據(jù)進(jìn)行延遲；本實(shí)施例中，發(fā)送端發(fā)送的數(shù)據(jù)可以包括零比特(ZERO BIT)，同步比特(SYNC BIT)以及數(shù)據(jù)比特(DATA BITS)，特別的，這里發(fā)送端發(fā)送的數(shù)據(jù)為單線串行數(shù)字接口 (SSI,Single-line Serial Interface)傳輸?shù)臄?shù)據(jù)，具體的基本時序波形圖可以如圖2所
7J\ ο其中，ZERO BIT和SYNC BIT接收端用于檢測正確的本地時鐘采樣沿；DATA BITS用于傳輸一段信息比特流。本實(shí)施例中，獲取到包含同步比特的數(shù)據(jù)之后，可以對其進(jìn)行延遲，在實(shí)際應(yīng)用 中，具體的延遲過程可以為獲取第一采樣觸發(fā)器以及第二采樣觸發(fā)器的最差條件建立時 間，本地時鐘的偏差時間以及模塊間布線延遲差別時間；設(shè)置延遲時間，延遲時間大于或等 于最差條件建立時間，偏差時間，以及模塊間布線延遲差別時間之和；利用延遲時間對包含 同步比特的數(shù)據(jù)進(jìn)行延遲。需要說明的是，其中的最差條件建立時間，偏差時間以及模塊間布線延遲差別時 間均可通過設(shè)備的固有參數(shù)信息獲取到，此處不作限定。102、分別采用本地時鐘的上升沿以及下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn) 行采樣；當(dāng)對包含同步比特的數(shù)據(jù)進(jìn)行延遲之后，可以采用第一采樣觸發(fā)器在本地時鐘的 上升沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣，采用第二采樣觸發(fā)器在本地時鐘的下降 沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣，采樣的過程為本領(lǐng)域技術(shù)人員的公知常識， 此處不作限定。103、將對延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿。步驟102中，第一采樣觸發(fā)器以及第二采樣觸發(fā)器分別使用了本地時鐘的上升沿 以及下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行了采樣，此時，可以確定哪一個采樣觸發(fā) 器首先采樣成功，若第一采樣觸發(fā)器首先對延遲后的包含同步比特的數(shù)據(jù)采樣成功，則確 定本地時鐘的上升沿為采樣沿，若第二采樣觸發(fā)器首先對延遲后的包含同步比特的數(shù)據(jù)采 樣成功，則確定本地時鐘的下降沿為采樣沿?？蛇x的，這里本地時鐘占空比可以為1 1及占空比為50%，或則占空比也可以在 50%左右浮動，如45%或65%等?？蛇x的同步比特所占本地時鐘的一個時鐘周期，可以為 理解為一個時鐘周期傳輸一個數(shù)據(jù)比特(如同步比特)的功能。需要說明的是，當(dāng)確定了采樣沿之后，即可使用該采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特 進(jìn)行采樣接收。由于本地時鐘的相位往往會隨著溫度等環(huán)境因素而變化，因此，為保證數(shù)據(jù)接收 的準(zhǔn)確性，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一次采樣沿，具體的 確定過程與前述步驟101至103中描述的過程一致，此處不再贅述。本實(shí)施例中，對包含同步比特的數(shù)據(jù)進(jìn)行延遲后，可以分別采用上升沿和下降沿 對該包含同步比特的數(shù)據(jù)進(jìn)行采樣，從而確定采樣沿，所以，本發(fā)明實(shí)施例可以確定采用 哪個采樣沿對數(shù)據(jù)比特進(jìn)行采樣，無需降低數(shù)據(jù)傳輸速率來保證接收端能夠可靠地接收數(shù) 據(jù)，因此能夠使得數(shù)據(jù)傳輸速率達(dá)到本地的時鐘頻率，即每個時鐘周期傳輸一個比特，從而提高了數(shù)據(jù)傳輸速率；其次，本實(shí)施例中，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一 次采樣沿，所以可以提高數(shù)據(jù)接收的準(zhǔn)確性。為便于理解，下面結(jié)合系統(tǒng)框圖對本實(shí)施例進(jìn)行詳細(xì)描述，請參閱圖3，圖3為本 實(shí)施例系統(tǒng)框圖，其中包括同步&采樣沿檢測(Sync & Sample EdgeDetect)模塊301，數(shù) 據(jù)采樣(Data Capture)模塊302，狀態(tài)機(jī)&邊緣清除(statemachine & Edge Clear)模塊 303以及控制口 304。Sync & Sample Edge Detect模塊301用于獲取正確可靠的采樣沿，DataCapture 模塊302用于采樣數(shù)據(jù)，其根據(jù)Sync & Sample Edge Detect模塊301輸出的正確的采樣 沿選擇信號輸出采樣得到的數(shù)據(jù)，state machine & EdgeClear模塊303用于在一幀數(shù)據(jù) 傳輸結(jié)束后清楚當(dāng)前采樣沿選擇信號，以開始新的采樣沿檢測，控制口 504為單線輸入輸 出控制口。本實(shí)施例中，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS，Complementary Metal OxideSemiconductor)數(shù)字電路觸發(fā)器正確采樣輸入數(shù)據(jù)需要輸入數(shù)據(jù)在采樣時鐘沿(上 升沿或下降沿)到來前滿足應(yīng)用某工藝的觸發(fā)器要求的建立時間。即如果以本地時鐘(LC，Local Clock)通過Sync & Sample Edge Detect模塊301 找到的上升沿或者下降沿來采樣的輸入口數(shù)據(jù)SDATA能夠保證滿足前述的建立時間要求， 那么本地不同相位的時鐘就能正確的采樣輸入數(shù)據(jù)信號?？紤]到可以應(yīng)用ZERO BIT和SYNC BIT之間的0_1信號跳變來輔助獲得正確的 時鐘采樣沿，所以將輸入SD信號進(jìn)行足夠的延遲，具體的延遲時間可以大于以下時間的總 和(I)Data Capture模塊302中的采樣觸發(fā)器的最差條件建立(worst caseSetup) 時間；(2)本地時鐘的偏差(jitter)；(3)實(shí)現(xiàn)中本地時鐘布線至Sync & Sample Edge Detect模塊3Ol和DataCapture 模塊302中觸發(fā)器時鐘端之間的布線延遲差別(skew)；(4)實(shí)現(xiàn)中 SD_IN 到達(dá) Sync & Sample Edge Detect 模塊 301 和 DataCapture 模 塊302中觸發(fā)器數(shù)據(jù)端之間的布線延遲差別(skew)。從當(dāng)前的CMOS數(shù)字工藝實(shí)現(xiàn)看，該延遲在幾個納秒量級，而最常見的無線通信終 端中的本地晶振時鐘為26MHz，19. 2MHz等，該延遲遠(yuǎn)小于這些本地時鐘的半個時鐘周期， 應(yīng)用中沒有障礙。下面分別對上述圖3中的各模塊進(jìn)行詳細(xì)描述，請參閱圖4，圖4為SETUPDELAY方 案中采樣沿檢測模塊(即Sync & Sample Edge Detect模塊301)框圖，其中，主要包括延 遲器組401，觸發(fā)器402以及403，觸發(fā)器404以及405。延遲器組401用于對輸入的SD_IN信號進(jìn)行延遲，具體可以由偶數(shù)個反相器組成， 該延遲時間與上述描述的延遲時間相同。觸發(fā)器402以及403分別以下降沿和上升沿采樣延遲后的SD_IN信號(即延遲后 的SYNC BIT)，任何一個首先正確采樣到SYNC BIT時，經(jīng)過后面觸發(fā)器404以及405再次進(jìn) 行采樣以去除非穩(wěn)態(tài)的影響以及圖4中其他元件的作用。
如果觸發(fā)器402首先采樣到延遲后的SYNC BIT信號“1”，則使用下降沿 (GoNegEdge)就會輸出 “1”；如果觸發(fā)器403首先正確采樣到SYNC BIT信號“1”，則使用上升沿(GoPosEdge) 就會輸出“1”。其中，GoNegEdge指示 State Machine & Edge Clear 模 ±夬 303 選擇應(yīng)用 DataCapture 模塊 302 輸出的 NegEdgeShiftReg 數(shù)據(jù)；GoPosEdge 指示 State Machine & Edge Clear 模塊 303 選擇應(yīng)用 DataCapture 模 塊 302 輸出的 PosEdgeShiftReg 數(shù)據(jù)。上述過程可以這樣進(jìn)行描述如果本地時鐘下降沿可以正確采樣到延遲了足夠 時間(即超過觸發(fā)器所需建立時間)的SD_IN信號而生成了 GoNegEdge信號，此說明觸發(fā) 器402的數(shù)據(jù)輸入端(延遲后的SD_IN)在時鐘下降沿之前起碼一個Setup時間已經(jīng)準(zhǔn)備 好，那么實(shí)際輸入SD_IN在本地時鐘下降沿之前起碼兩個Setup時間前就已經(jīng)準(zhǔn)備好，所以 Data Capture模塊302中的本地時鐘下降沿采樣未經(jīng)延遲的SD_IN信號就不會存在時序的 問題，反之亦然。需要說明的是，GoNegEdge和GoPosEdge不會同時有效(即同時為高)，即如果下 降沿采樣SYNC BIT先為“ 1 ”，后續(xù)那怕上升沿采樣也成功為“ 1 ”，只有觸發(fā)器404輸出的 GoNegEdge為高；同樣如果上升沿采樣SYNC BIT先為“ 1 ”，哪怕后續(xù)下降沿采樣也為“ 1 ”， 后面只有觸發(fā)器405輸出的GoPosEdge為高。當(dāng)然，在某些情況下(例如本地時鐘上升或下降沿與SD_IN數(shù)據(jù)的變化沿很靠 近)，此時只有一個時鐘沿能正確采樣。因此，Sync & Sample Edge Detect模塊301對這兩種情況都能正確的確定本地 時鐘采樣沿并采樣得到正確的傳輸口數(shù)據(jù)。請參閱圖5，圖5為SETUP DELAY方案中數(shù)據(jù)采樣模塊(即Data Capture模塊 302)框圖，其中，主要包括兩個移位寄存器。這兩個移位寄存器分別以本地時鐘(LC)的上升沿和下降沿采樣輸入信號SD_IN。 具體移位寄存器的長度由數(shù)據(jù)幀格式中最長的部分決定，如地址部分采用8bit，數(shù)據(jù)部分 采用16bit，那么移位寄存器可以采用16bit長度。需要說明的是，本實(shí)施例中的Data Capture模塊302僅為一個具體例子，在實(shí)際 應(yīng)用中同樣可以采用其他方式實(shí)現(xiàn)，此為本領(lǐng)域技術(shù)人員的公知常識，此處不作限定。請參閱圖6，圖6為SETUP DELAY方案中狀態(tài)機(jī)&邊緣清除模塊(即StateMachine & Edge Clear 模塊 303)框圖。本實(shí)施例中，該模塊主要是狀態(tài)機(jī)控制SSI接口的各個運(yùn)作狀態(tài)；計(jì)數(shù)器用于計(jì) 數(shù)地址部分和數(shù)據(jù)部分的長度，用于整體扇出接收到的串行數(shù)據(jù)為并行數(shù)據(jù)，同時產(chǎn)生使 用下降沿控制(G0NegEdgeClr)和使用上升沿控制(GoPosEdgeClr)信號。GoNegEdgeClr和GoPosEdgeClr信號用于在一個幀傳輸結(jié)束后清除GoNegEdge或 GoPosEdge,以準(zhǔn)備接收下一幀的ZERO BIT到SYNC BIT的指示。本實(shí)施例中，每一幀可以重新同步和獲取采樣沿，這樣能夠防止長時間后主設(shè)備和從設(shè)備之間各自的本地時鐘的相位差的變化。下面針對讀/寫模式對本實(shí)施例中的另一種信號波形進(jìn)行描述，請參閱圖7以及圖8，其中，圖7為寫模式信號波形圖，圖8為讀模式信號波形圖。圖7以及圖8的波形圖與圖4的基本波形圖相比，增加了 R/nW比特，地址字節(jié)，數(shù) 據(jù)字節(jié)以及在讀(Read)模式才有的Turn-around轉(zhuǎn)變時間。R/nff比特由主設(shè)備發(fā)出，用于控制SSI接口的工作模式，nW此比特為低(“0”)指 示為主設(shè)備向從設(shè)備某個地址的寄存器的寫模式；R即此比特為高(“1”)指示主設(shè)備讀出 從設(shè)備某個地址的寄存器內(nèi)容。地址字節(jié)和數(shù)據(jù)字節(jié)與通常的串行外圍設(shè)備接口(SPI，Serial Peripheral Interface)代表的意義相同，此處不作限定。Turn-around時間用于防止在讀模式時主設(shè)備和從設(shè)備在SD線上可能的沖突導(dǎo) 致電路的損傷，即讀模式時主設(shè)備向從設(shè)備發(fā)出地址后，下一個上升沿將SD線置成High Z (高阻)模式；盡管從設(shè)備的采樣沿在此高阻態(tài)之前發(fā)生，但從設(shè)備仍需要一個時鐘周期 才能真正從移位寄存器扇出得到地址數(shù)據(jù)，并且還需要時間對該地址數(shù)據(jù)解碼，找到對應(yīng) 的需讀出的內(nèi)部寄存器，將該寄存器內(nèi)容按比特送出到SD_0UT信號線，上述圖7以及圖8 中所示的設(shè)計(jì)給此過程留了半個時鐘周期的時間；從圖中可以看出SD線上高阻態(tài)的持續(xù) 時間最大不超過一個時鐘周期，而主設(shè)備可以在下一個上升沿釋放高阻態(tài)，從ZERO BIT開 始接收過程。當(dāng)然如果考慮了具體實(shí)現(xiàn)的Trie-State I/O CELL的關(guān)閉時間，詳細(xì)設(shè)計(jì)從 設(shè)備采樣最后一個地址位到輸出第一個讀出比特的過程，可以預(yù)見到不同的turn-around 時間，具體過程此處不作限定。上述介紹了本發(fā)明實(shí)施例中的SETUP DELAY方案，下面介紹本發(fā)明實(shí)施例中的另 外一種方案二、延遲線(DELAY LINE)方案本方案中，可以對本地時鐘進(jìn)行延遲得到相互相位差為90度的四個時鐘，之后分 別使用這四個時鐘對包含同步比特的數(shù)據(jù)進(jìn)行采樣以確定采樣沿，具體請參閱圖9，本發(fā)明 實(shí)施例中數(shù)據(jù)處理方法另一實(shí)施例包括901、對本地時鐘進(jìn)行延遲得到第一時鐘，第二時鐘，第三時鐘以及第四時鐘；本實(shí)施例中，可以對本地時鐘進(jìn)行延遲，得到第一時鐘，第二時鐘，第三時鐘以及 第四時鐘，相鄰兩個時鐘之間的相位差為90度?？蛇x的，這里本地時鐘占空比可以為1 1及占空比為50%，或則占空比也可以在 50%左右浮動，如45%或65%等?？蛇x的同步比特所占本地時鐘的一個時鐘周期，可以為 理解為一個時鐘周期傳輸一個數(shù)據(jù)比特(如同步比特)的功能。具體的，第一時鐘可以為相位延遲45度的時鐘，第二時鐘可以為相位延遲135度 的時鐘，第三時鐘可以為相位延遲225度的時鐘，第四時鐘可以為相位延遲315度的時鐘。需要說明的是，在實(shí)際應(yīng)用中，對本地時鐘進(jìn)行延遲的過程可以為確定45度， 135度，225度以及315度的延遲點(diǎn)，在延遲點(diǎn)由多選器選通輸出延遲后的第一時鐘，第二時 鐘，第三時鐘以及第四時鐘。902、分別使用四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣；當(dāng)對本地時鐘延遲得到四個時鐘之后，可以分別使用四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣。903、根據(jù)對包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿。
當(dāng)采樣完成之后，可以對包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿，具體 的，可以將跳變沿后的一個90度延遲的時鐘對應(yīng)的時鐘沿作為采樣沿。需要說明的是，當(dāng)確定了采樣沿之后，即可使用該采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特 進(jìn)行采樣接收。由于本地時鐘的相位往往會隨著溫度等環(huán)境因素而變化，因此，為保證數(shù)據(jù)接收 的準(zhǔn)確性，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一次采樣沿，具體的 確定過程與前述步驟901至903中描述的過程一致，此處不再贅述。本實(shí)施例中，對本地時鐘進(jìn)行延遲后，可以分別采用不同的時鐘對包含同步比特 的數(shù)據(jù)進(jìn)行采樣，從而確定采樣沿，所以，本發(fā)明實(shí)施例可以確定采用哪個采樣沿對數(shù)據(jù)比 特進(jìn)行采樣，無需降低數(shù)據(jù)傳輸速率來保證接收端能夠可靠地接收數(shù)據(jù)，因此能夠使得數(shù) 據(jù)傳輸速率達(dá)到本地的時鐘頻率，即每個時鐘周期傳輸一個比特，從而提高了數(shù)據(jù)傳輸速 率；其次，本實(shí)施例中，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一 次采樣沿，所以可以提高數(shù)據(jù)接收的準(zhǔn)確性。為便于理解，下面結(jié)合系統(tǒng)框圖對本實(shí)施例進(jìn)行詳細(xì)描述，請參閱圖10，圖10為 本實(shí)施例系統(tǒng)框圖，其中包括多階本地時鐘生成(Multi-Phase LC Gen)模塊1001，邊緣 同步(Edge Sync)模塊1002，數(shù)據(jù)采樣(Data Capture)模塊1003以及狀態(tài)機(jī)(state machine)模塊 1004。本實(shí)施例中，將本地時鐘經(jīng)過延遲產(chǎn)生分別延遲45度，135度，225度和315度相 位的本地時鐘LC35/LC135/LC225/LC315，以此四個本地時鐘采樣幀格式中的SYNC BIT，根 據(jù)采樣得到的結(jié)果從四個采樣時鐘中確定最穩(wěn)妥可靠的采樣沿。本實(shí)施例中同樣有Data Capture模塊1003，分別以四個相位的本地時鐘采樣輸 入SD_IN信號，根據(jù)Edge Sync模塊1002的輸出信號Go45/Gol35/Go225/Go315選擇正確 的采樣數(shù)據(jù)輸出。State Machine模塊1004與前述SETUP DELAY方案中模塊303類似，完成狀態(tài)機(jī) 和計(jì)數(shù)器等功能，輸出并行地址信號，并行數(shù)據(jù)信號以及SD_0UT信號。下面分別對上述圖10中的各模塊進(jìn)行詳細(xì)描述，請參閱圖11，圖11為DELAY LINE 方案中多階本地時鐘生成模塊(即Multi-Phase LC Gen模塊1001)框圖。本實(shí)施例中，Multi-Phase LC Gen模塊1001有32個延遲模塊，11001到11032。需要說明的是，在實(shí)際應(yīng)用中，需要選取多少個延遲模塊由工藝庫，最短延遲時間 特性以及設(shè)計(jì)規(guī)格需要的時鐘頻率等來綜合決定，此處不作限定。寄存器1102和1103采樣延遲后的時鐘信號，獲得各延遲單元輸出的信號。組合 邏輯模塊1104將會在信號中得到0-1臺階變化，此代表延遲時鐘信號的下降沿(假設(shè)以上 升沿采樣)，即延遲一半時鐘周期的時間點(diǎn)；同時組合邏輯模塊1104也能在信號中得到1-0 臺階變化，代表一個完整時鐘信號的延遲結(jié)束。由于本地時鐘一般都是50%占空比，所以 由上面兩個條件可以判斷得到分別延遲45度，135度，225度，315度的延遲點(diǎn)，再由多選器 1105選通輸出延遲后的四個本地時鐘LC35/LC135/LC225/LC315。請參閱圖12，圖12為DELAY LINE方案中邊緣同步模塊(即Edge Sync模塊1002) 框圖。
本實(shí)施例中，該圖12中包括寄存器1201，1202，1203以及1204，這四個寄存器分別 使用 LC45，LC135, LC225, LC315 采樣 SD_IN 信號 SYNC BIT,得到 SD45，SD135, SD225, SD315 信號，組合邏輯模塊1205根據(jù)以下判據(jù)拉高某個Go45，Gol35, Go225, Go315信號SD45, SD135, SD225, SD3150 001 - > Go45 = 10 0 11 - > Go315 = 10 111 - > Go225 = 11 111 - > Gol35 = 1上面判斷的準(zhǔn)則是確定采樣沿為跳變沿后的一個90度延遲的延遲本地時鐘，由 此得到安全可靠的采樣沿。請參閱圖13，圖13為DELAY LINE方案中數(shù)據(jù)采樣模塊(即Data Capture模塊
1003)框圖。本實(shí)施例中，圖13所示的Data Capture模塊1003包括四個移位寄存器，分別為 1301，1302，1303以及1304，四個延遲后的本地時鐘驅(qū)動這四個移位寄存器采樣SD_IN信 號，選通器1305根據(jù)G045/G0l35/G0225/G0315信號哪個為高，選通對應(yīng)的移位寄存器輸
出ο請參閱圖14，圖14為DELAY LINE方案中狀態(tài)機(jī)模塊(即State Machine模塊
1004)框圖。本實(shí)施例中的State Machine模塊1004與前述SETUP DELAY方案中的State Machine & Edge Clear模塊303類似，該模塊實(shí)現(xiàn)狀態(tài)機(jī)控制和計(jì)數(shù)器等功能，輸出并行的 地址和數(shù)據(jù)信號以及SD_0UT信號；不同的是此處模塊不需要輸出類似GoNegEdgeClr的信號。需要說明的是，本實(shí)施例中的State Machine模塊1004僅為一個例子，在實(shí)際應(yīng) 用中還可以有其他的實(shí)現(xiàn)方式，具體為本領(lǐng)域技術(shù)人員的公知常識，此處不作限定。上述對本發(fā)明實(shí)施例中的SETUP DELAY方案以及DELAY LINE方案分別進(jìn)行了說 明，在實(shí)際應(yīng)用中，SETUP DELAY方案為全速單線串行數(shù)字接口實(shí)現(xiàn)方案中的優(yōu)選方案，與 DELAY LINE方案相比可以更加適應(yīng)高速時鐘傳輸以及適應(yīng)CMOS工藝演進(jìn)以獲得高的傳輸 速率性能，并且具體實(shí)現(xiàn)的邏輯規(guī)模小。下面對本發(fā)明實(shí)施例中的數(shù)據(jù)處理裝置進(jìn)行描述，請參閱圖15，本發(fā)明實(shí)施例中 數(shù)據(jù)處理裝置一個實(shí)施例包括第一延遲單元1501，用于對接收到的包含同步比特的數(shù)據(jù)進(jìn)行延遲；第一采樣單元1502，用于分別采用本地時鐘的上升沿以及下降沿對延遲后的包含 同步比特的數(shù)據(jù)進(jìn)行采樣；第一確定單元1503，用于將對延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作 為采樣沿。本實(shí)施例中的數(shù)據(jù)處理裝置還可以進(jìn)一步包括第一數(shù)據(jù)采樣單元1504，用于利用采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收。本實(shí)施例中，第一延遲單元1501，第一采樣單元1502，以及第一確定單元1503還用于重新確定采樣沿。
需要說明的是，本實(shí)施例中的數(shù)據(jù)處理裝置為SETUP DELAY方案中的數(shù)據(jù)處理裝 置，該數(shù)據(jù)處理裝置中各模塊的功能以及模塊之間的聯(lián)系與前述圖1至圖9中描述的內(nèi)容 類似，此處不再贅述。本實(shí)施例中，第一延遲單元1501對包含同步比特的數(shù)據(jù)進(jìn)行延遲后，第一采樣單 元1502可以分別采用上升沿和下降沿對該包含同步比特的數(shù)據(jù)進(jìn)行采樣，從而確定采樣 沿，所以，本發(fā)明實(shí)施例可以確定采用哪個采樣沿對數(shù)據(jù)比特進(jìn)行采樣，無需降低數(shù)據(jù)傳輸 速率來保證接收端能夠可靠地接收數(shù)據(jù)，因此能夠使得數(shù)據(jù)傳輸速率達(dá)到本地的時鐘頻 率，即每個時鐘周期傳輸一個比特，從而提高了數(shù)據(jù)傳輸速率；其次，本實(shí)施例中，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一 次采樣沿，所以可以提高數(shù)據(jù)接收的準(zhǔn)確性。請參閱圖16，本發(fā)明實(shí)施例中數(shù)據(jù)處理裝置另一實(shí)施例包括
第二延遲單元1601，用于對本地時鐘進(jìn)行延遲得到第一時鐘，第二時鐘，第三時鐘 以及第四時鐘，相鄰兩個時鐘之間的相位差為90度；第二采樣單元1602，用于分別使用四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行 采樣；第二確定單元1603，用于根據(jù)對包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿。本實(shí)施例中的數(shù)據(jù)處理裝置還可以進(jìn)一步包括第二數(shù)據(jù)采樣單元1604，用于利用采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收。本實(shí)施例中，第二延遲單元1601，第二采樣單元1602，以及第二確定單元1603還 用于重新確定采樣沿。需要說明的是，本實(shí)施例中的數(shù)據(jù)處理裝置為DELAY LINE方案中的數(shù)據(jù)處理裝 置，該數(shù)據(jù)處理裝置中各模塊的功能以及模塊之間的聯(lián)系與前述圖10至圖14中描述的內(nèi) 容類似，此處不再贅述。本實(shí)施例中，第二延遲單元1601對本地時鐘進(jìn)行延遲后，第二采樣單元1602可以 分別采用不同的時鐘對包含同步比特的數(shù)據(jù)進(jìn)行采樣，從而確定采樣沿，所以，本發(fā)明實(shí)施 例可以確定采用哪個采樣沿對數(shù)據(jù)比特進(jìn)行采樣，無需降低數(shù)據(jù)傳輸速率來保證接收端能 夠可靠地接收數(shù)據(jù)，因此能夠使得數(shù)據(jù)傳輸速率達(dá)到本地的時鐘頻率，即每個時鐘周期傳 輸一個比特，從而提高了數(shù)據(jù)傳輸速率；其次，本實(shí)施例中，可以在每幀開始時均確定一次采樣沿，或者每隔若干幀確定一 次采樣沿，所以可以提高數(shù)據(jù)接收的準(zhǔn)確性。本發(fā)明實(shí)施例還提供一種數(shù)據(jù)處理系統(tǒng)，該數(shù)據(jù)處理系統(tǒng)包括發(fā)送端以及接收 端，該接收端可以為如圖15所示的數(shù)據(jù)處理裝置，或如圖16所示的數(shù)據(jù)處理裝置，該數(shù)據(jù) 處理裝置的具體處理過程與前述圖1至圖14中描述的處理過程一致，此處不再贅述。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分步驟是可以 通過程序來指令相關(guān)的硬件完成，該程序可以存儲于一種計(jì)算機(jī)可讀存儲介質(zhì)中，上述提 到的存儲介質(zhì)可以是只讀存儲器，磁盤或光盤等。以上對本發(fā)明所提供的一種數(shù)據(jù)傳輸方法及數(shù)據(jù)傳輸系統(tǒng)以及數(shù)據(jù)傳輸裝置進(jìn) 行了詳細(xì)介紹，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明實(shí)施例的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會有改變之處，因此，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制 。
權(quán)利要求
一種數(shù)據(jù)處理方法，其特征在于，包括對接收到的包含同步比特的數(shù)據(jù)進(jìn)行延遲；分別采用本地時鐘的上升沿以及下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣；將對所述延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述對接收到的包含同步比特的數(shù)據(jù)進(jìn) 行延遲包括獲取第一采樣觸發(fā)器以及第二采樣觸發(fā)器的最差條件建立時間，本地時鐘的偏差時間 以及模塊間布線延遲差別時間；設(shè)置延遲時間，所述延遲時間大于或等于所述最差條件建立時間，偏差時間，以及模塊 間布線延遲差別時間之和；利用所述延遲時間對所述包含同步比特的數(shù)據(jù)進(jìn)行延遲。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述分別采用本地時鐘的上升沿以及下 降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣包括采用第一采樣觸發(fā)器在本地時鐘的上升沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣， 采用第二采樣觸發(fā)器在本地時鐘的下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣，其 中，本地時鐘占空比為1 1，同步比特所占本地時鐘的一個時鐘周期。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，所述將對延遲后的包含同步比特的數(shù)據(jù) 采樣成功的時鐘沿作為采樣沿包括若第一采樣觸發(fā)器首先對延遲后的包含同步比特的數(shù)據(jù)采樣成功，則確定本地時鐘的 上升沿為采樣沿；若第二采樣觸發(fā)器首先對延遲后的包含同步比特的數(shù)據(jù)采樣成功，則確定本地時鐘的 下降沿為采樣沿。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的方法，其特征在于，所述將對延遲后的包含同步 比特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿之后包括利用所述采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述利用采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特 進(jìn)行采樣接收之后包括重新確定采樣沿。
7.一種數(shù)據(jù)處理方法，其特征在于，包括對本地時鐘進(jìn)行延遲得到第一時鐘，第二時鐘，第三時鐘以及第四時鐘，相鄰兩個時鐘 之間的相位差為90度；分別使用所述四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣；根據(jù)對所述包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，所述第一時鐘為相位延遲45度的時鐘，所述第二時鐘為相位延遲135度的時鐘，所述 第三時鐘為相位延遲225度的時鐘，所述第四時鐘為相位延遲315度的時鐘。
9.根據(jù)權(quán)利要求8所述的方法，其特征在于，所述對本地時鐘進(jìn)行延遲得到第一時鐘， 第二時鐘，第三時鐘以及第四時鐘包括確定45度，135度，225度以及315度的延遲點(diǎn)；在所述延遲點(diǎn)由多選器選通輸出延遲后的第一時鐘，第二時鐘，第三時鐘以及第四時鐘。
10.根據(jù)權(quán)利要求8或9所述的方法，其特征在于，所述根據(jù)對所述包含同步比特的數(shù) 據(jù)采樣成功的時鐘確定采樣沿包括將跳變沿后的一個90度延遲的時鐘對應(yīng)的時鐘沿作為采樣沿。
11.根據(jù)權(quán)利要求7至9中任一項(xiàng)所述的方法，其特征在于，所述根據(jù)對所述包含同步 比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿之后包括利用所述采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收。
12.根據(jù)權(quán)利要求11所述的方法，其特征在于，所述利用采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比 特進(jìn)行采樣接收之后包括重新確定采樣沿。
13.一種數(shù)據(jù)處理裝置，其特征在于，包括第一延遲單元，用于對接收到的包含同步比特的數(shù)據(jù)進(jìn)行延遲； 第一采樣單元，用于分別采用本地時鐘的上升沿以及下降沿對延遲后的包含同步比特 的數(shù)據(jù)進(jìn)行采樣；第一確定單元，用于將對所述延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作為采 樣沿。
14.根據(jù)權(quán)利要求13所述的數(shù)據(jù)處理裝置，其特征在于，所述數(shù)據(jù)處理裝置還包括 第一數(shù)據(jù)采樣單元，用于利用所述采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收，其中，本地時鐘占空比為1 1，同步比特所占本地時鐘的一個時鐘周期。
15.根據(jù)權(quán)利要求14所述的數(shù)據(jù)處理裝置，其特征在于，所述第一延遲單元，第一采樣 單元，以及第一確定單元還用于重新確定采樣沿。
16.一種數(shù)據(jù)處理裝置，其特征在于，包括第二延遲單元，用于對本地時鐘進(jìn)行延遲得到第一時鐘，第二時鐘，第三時鐘以及第四 時鐘，相鄰兩個時鐘之間的相位差為90度；第二采樣單元，用于分別使用所述四個時鐘對接收到的包含同步比特的數(shù)據(jù)進(jìn)行采樣；第二確定單元，用于根據(jù)對所述包含同步比特的數(shù)據(jù)采樣成功的時鐘確定采樣沿。
17.根據(jù)權(quán)利要求16所述的數(shù)據(jù)處理裝置，其特征在于，所述數(shù)據(jù)處理裝置還包括 第二數(shù)據(jù)采樣單元，用于利用所述采樣沿對當(dāng)前幀內(nèi)的數(shù)據(jù)比特進(jìn)行采樣接收。
18.根據(jù)權(quán)利要求17所述的數(shù)據(jù)處理裝置，其特征在于，所述第二延遲單元，第二采樣 單元，以及第二確定單元還用于重新確定采樣沿。
全文摘要
本發(fā)明實(shí)施例公開了一種數(shù)據(jù)處理方法及數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理裝置，用于提高數(shù)據(jù)傳輸速率。本發(fā)明實(shí)施例方法包括對接收到的包含同步比特的數(shù)據(jù)進(jìn)行延遲；分別采用本地時鐘的上升沿以及下降沿對延遲后的包含同步比特的數(shù)據(jù)進(jìn)行采樣；將對所述延遲后的包含同步比特的數(shù)據(jù)采樣成功的時鐘沿作為采樣沿。本發(fā)明實(shí)施例還提供一種數(shù)據(jù)處理系統(tǒng)以及數(shù)據(jù)處理裝置。本發(fā)明實(shí)施例能夠有效提高數(shù)據(jù)傳輸速率。
文檔編號H04L1/00GK101834715SQ20101015849
公開日2010年9月15日 申請日期2010年4月26日 優(yōu)先權(quán)日2010年4月26日
發(fā)明者蓋瑞·納本, 顧偉東 申請人:華為技術(shù)有限公司