專利名稱：一種用于調(diào)度通信系統(tǒng)的時鐘檢測方法
技術(shù)領(lǐng)域：
本發(fā)明屬于通信技術(shù)領(lǐng)域，尤其涉及一種用于調(diào)度通信系統(tǒng)的時鐘檢測方法。
背景技術(shù)：
在通信領(lǐng)域的交換機、調(diào)度機或其它設(shè)備中，各種單板的時鐘都同步于時鐘板或 者主控板上的時鐘。一旦外部提供給此單板的時鐘出現(xiàn)故障，單板上某些芯片工作將不正 常；嚴(yán)重時，即使時鐘恢復(fù)了，芯片也不能正常工作，需要重新初始化芯片才能恢復(fù)正常工 作。在現(xiàn)有技術(shù)中，檢測有無時鐘一般有以下這幾種方法利用單穩(wěn)態(tài)電路實現(xiàn)，檢測 門限通過電阻和電容參數(shù)決定，也就是通常所說的時鐘常數(shù)；利用計數(shù)器對檢測時鐘進行 計數(shù)。這些方法檢測門限精度較差，參數(shù)調(diào)整困難，且存在漏檢的問題。

發(fā)明內(nèi)容
為解決上述技術(shù)問題，本發(fā)明提供了一種用于調(diào)度通信系統(tǒng)的時鐘檢測方法，其 特征在于，通過時鐘狀態(tài)檢電路、時鐘狀態(tài)保存與CPU讀電路實現(xiàn)；其中，時鐘狀態(tài)檢測電路包括若干D觸發(fā)器和加法計數(shù)器，其中第四觸發(fā)器把輸入的時 鐘進行二分頻，第一 D觸發(fā)器、第二 D觸發(fā)器和其后的第一與門組成的電路作為下降沿檢測 電路，只要出現(xiàn)下降沿，則相應(yīng)地產(chǎn)生一個正脈沖；所述加法計數(shù)器的計數(shù)時鐘是第二參考信號，所述加法計數(shù)器的清零端由前級所 述的正脈沖控制，高電平有效，只要有正脈沖信號，計數(shù)器將被清零，使計數(shù)器加不到設(shè)定 的數(shù)值；所述時鐘狀態(tài)檢測電路的第三D觸發(fā)器，其輸出代表所述檢測電路的輸出狀態(tài); 其置位端來自于前級所述的正脈沖，高電平有效；其輸入端D接低電平；其時鐘是由所述加 法計數(shù)器的輸出引入，上升沿有效；時鐘狀態(tài)保持與CPU讀取電路包括讀片選信號產(chǎn)生電路、若干D觸發(fā)器、與門，其 中第五D觸發(fā)器保存時鐘狀態(tài)的歷史信息，只有CPU讀取后，所述歷史信息才能清 除；第六D觸發(fā)器、第七D觸發(fā)器及其后的第二與門對讀片選信號進行處理，在讀片選 信號有效結(jié)束后產(chǎn)生一個正脈沖，此正脈沖對第五D觸發(fā)器進行置位，完成了 CPU讀后清狀 態(tài)的過程。所述加法計數(shù)器為10位的計數(shù)器。采用可編程邏輯器件實現(xiàn)，第一參考信號、第二參考信號的頻率和加法計數(shù)器門 限都可通過CPU設(shè)置。讀片選信號由CPU片選信號、讀信號、高位地址和低位地址譯碼獲得，低電平有
本發(fā)明所提供的時鐘檢測方法具有下列優(yōu)點1.結(jié)構(gòu)簡單，采用可編程器件實現(xiàn)，參數(shù)調(diào)整靈活、檢測精度高；2.有故障狀態(tài)保存功能，CPU讀后才能清除，解決漏檢的問題。


下面結(jié)合附圖對本發(fā)明作詳細(xì)說明圖1為時鐘狀態(tài)檢測電路；圖2為時鐘狀態(tài)保存與CPU讀取電路。
具體實施例方式本發(fā)明時鐘檢測方法包括時鐘狀態(tài)檢測電路和時鐘狀態(tài)保存與CPU讀取電路。在本實施例中，被檢測時鐘(CLK_DETECT)，由主控板送來。第一參考信號(CLK_ REF1)和第二參考信號(CLK_REF2)是參考時鐘，參考時鐘由單板邏輯上的16. 384MHz晶振 分頻而來。如圖1所示，時鐘狀態(tài)檢測電路由D觸發(fā)器和加法計數(shù)器組成。其中第四觸發(fā)器 (FODFF)把輸入的時鐘進行二分頻，同時使其占空比變?yōu)?.5。第一 D觸發(fā)器(D3A)、第二 D 觸發(fā)器(D3B)和其后的第一與門(ANDl)組成的電路是下降沿檢測電路，只要出現(xiàn)下降沿， 則相應(yīng)地產(chǎn)生一個正脈沖。一個10位的計數(shù)器(Coimt3A[10. . 1])，其計數(shù)時鐘是第二參考 信號(CLK_REF2)；此計數(shù)器的清零端由前級的正脈沖控制，高電平有效，只要有正脈沖信 號，計數(shù)器將被清零，使計數(shù)器加不到設(shè)定的數(shù)值。時鐘狀態(tài)檢測電路中還有一個第三D觸發(fā)器(D0G!3)，第三D觸發(fā)器的輸出代表本 檢測電路的輸出狀態(tài)，高電平代表被檢測時鐘正常，低電平代表被檢測時鐘不正常。該D觸 發(fā)器的置位端來自于前級的正脈沖，高電平有效；其輸入端D接低電平0 ；其時鐘是由計數(shù) 器的輸出引入，上升沿有效。時鐘狀態(tài)檢測電路的原理為當(dāng)被檢信號(CLK_DETECT)有時鐘時，經(jīng)第四D觸發(fā) 器(FODFF)、第一 D觸發(fā)器(D3A)、第二 D觸發(fā)器(D3B)和與門(ANDl)處理，產(chǎn)生一個61 納秒(寬度為第一參考信號(CLK_REF1)的一個時鐘周期，本實施例中第一參考信號(CLK_ REF1)的頻率為16M，所以為61納秒)的正脈沖。此正脈沖一方面使計數(shù)器清零，計數(shù)器加 不到設(shè)定的數(shù)值；另一方面使第三D觸發(fā)器(D0G3)置位，時鐘狀態(tài)檢測輸出高電平，表明時 鐘正常。當(dāng)被檢信號消失，不再輸出正脈沖，計數(shù)器也不再清零，計數(shù)器對參考時鐘第二參 考信號(CLK_REF2)進行計數(shù)，隨著計數(shù)器增加，計數(shù)器增加到設(shè)定的數(shù)值。本實施例設(shè)定 的值是4，也就是Coimt3A3由低電平變成高電平，由于第三D觸發(fā)器(D0G3)的時鐘有了上 升沿，把輸入端的0鎖存到輸出，輸出為低電平，表明時鐘不正常。以上舉例的值中，第二參考信號(CLK_REF2)頻率是8K，周期是125微秒，設(shè)定計數(shù) 門限為4，檢測門限是512微秒，即512微秒無時鐘時，輸出狀態(tài)變成了低電平。本設(shè)計中，用可編程邏輯器件實現(xiàn)，第一參考信號(CLK_REF1)、第二參考信號 (CLK_REF2)的頻率和計數(shù)器門限都可通過CPU設(shè)置，所以檢測門限、檢測精度調(diào)整非常方便。
如圖2所示，時鐘狀態(tài)保持與CPU讀電路由讀片選信號產(chǎn)生電路、三個D觸發(fā)器、 一個三態(tài)門和部分與門組成。其中，圖1中的一個輸出信號(CLK_STATUS)連接到圖2中的 一個輸入信號(CLK_STATUS).讀片選信號是由CPU片選信號(/CS2)、讀信號(/0E)、高位地址(AH[23. . 20])和 低位地址(AL[5..0])譯碼獲得，低電平有效。第五D觸發(fā)器(D0G5)保存的是時鐘狀態(tài)的歷史信息，一旦有時鐘故障，此狀態(tài)將 保存到第五D觸發(fā)器(D0GO中去，即使時鐘故障恢復(fù)，第五D觸發(fā)器(D0GO仍然保存故 障的信息，只有CPU讀后，歷史信息才能清除。具體原理為當(dāng)時鐘有故障，時鐘狀態(tài)(CLK_ STATUS)由高電平變成低電平，產(chǎn)生一個下降沿，第五D觸發(fā)器(D0GO把0鎖存到輸出，完 成故障鎖存的過程。當(dāng)CPU讀時，讀片選信號有效，三態(tài)門打開，歷史狀態(tài)信息和當(dāng)前時鐘 狀態(tài)信息相與后輸出到CPU數(shù)據(jù)總線，被CPU讀走。第六D觸發(fā)器(DlA)、第七D觸發(fā)器(DlB)及其后的第二與門(AND2)對讀片選信 號(READ_CLOCK_STATUS)進行處理，在讀片選信號有效結(jié)束后產(chǎn)生一個正脈沖，此正脈沖 對第五D觸發(fā)器(D0GO進行置位，完成了 CPU讀后清狀態(tài)的過程。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技 術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修 改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種用于調(diào)度通信系統(tǒng)的時鐘檢測方法，其特征在于，通過時鐘狀態(tài)檢電路、時鐘狀 態(tài)保存與CPU讀電路實現(xiàn)；其中，時鐘狀態(tài)檢測電路包括若干D觸發(fā)器和加法計數(shù)器，其中第四觸發(fā)器(FODFF)把輸入 的時鐘進行二分頻，第一 D觸發(fā)器(D3A)、第二 D觸發(fā)器(D3B)和其后的第一與門(ANDl)組 成的電路作為下降沿檢測電路，只要出現(xiàn)下降沿，則相應(yīng)地產(chǎn)生一個正脈沖；所述加法計數(shù)器的計數(shù)時鐘是第二參考信號(CLK_REF2)，所述加法計數(shù)器的清零端由 前級所述的正脈沖控制，高電平有效，只要有正脈沖信號，計數(shù)器將被清零，使計數(shù)器加不 到設(shè)定的數(shù)值；所述時鐘狀態(tài)檢測電路的第三D觸發(fā)器(D0G!3)，其輸出代表所述檢測電路的輸出狀 態(tài)；其置位端來自于前級所述的正脈沖，高電平有效；其輸入端D接低電平；其時鐘是由所 述加法計數(shù)器的輸出引入，上升沿有效；時鐘狀態(tài)保持與CPU讀取電路包括讀片選信號產(chǎn)生電路、若干D觸發(fā)器、與門，其中第五D觸發(fā)器(D0G5)保存時鐘狀態(tài)的歷史信息，只有CPU讀取后，所述歷史信息才能 清除；第六D觸發(fā)器(DlA)、第七D觸發(fā)器(DlB)及其后的第二與門(AND》對讀片選信號 (READ_CLOCK_STATUS)進行處理，在讀片選信號有效結(jié)束后產(chǎn)生一個正脈沖，此正脈沖對第 五D觸發(fā)器(D0GO進行置位，完成了 CPU讀后清狀態(tài)的過程。
2.如權(quán)利要求1所述的方法，其特征在于，所述加法計數(shù)器為10位的計數(shù)器。
3.如權(quán)利要求1所述的方法，其特征在于，采用可編程邏輯器件實現(xiàn)，第一參考信號 (CLK_REF1)、第二參考信號(CLK_REF2)的頻率和加法計數(shù)器門限都可通過CPU設(shè)置。
4.如權(quán)利要求1所述的方法，其特征在于，讀片選信號由CPU片選信號(/CS2)、讀信號 (/0E)、高位地址(AH [23. · 20])和低位地址(AL [5. · 0])譯碼獲得，低電平有效。
全文摘要
本發(fā)明公開了一種用于調(diào)度通信系統(tǒng)的時鐘檢測方法。該方法包括時鐘狀態(tài)檢測電路，用于完成時鐘故障的檢測；時鐘狀態(tài)保存和CPU讀取電路，一旦時鐘狀態(tài)故障，時鐘狀態(tài)能保存直到CPU讀走后，故障態(tài)才能清除，解決漏檢的問題；時鐘檢測門限和精度可通過CPU設(shè)置。本時鐘檢測方法結(jié)構(gòu)簡單、參數(shù)調(diào)整靈活、檢測精度高、通過保存功能解決漏檢的問題。
文檔編號H04L12/56GK102082705SQ201010578930
公開日2011年6月1日 申請日期2010年12月3日 優(yōu)先權(quán)日2010年12月3日
發(fā)明者石華武, 高祁祿 申請人:北京佳訊飛鴻電氣股份有限公司