專利名稱：一種基于fpga的網(wǎng)絡(luò)視頻控制與并行轉(zhuǎn)發(fā)裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于一種采用FPGA控制雷達(dá)和TV視頻網(wǎng)絡(luò)傳輸與并行轉(zhuǎn)發(fā)的裝置， 應(yīng)用于雷達(dá)視頻和TV視頻的傳輸與處理領(lǐng)域。
背景技術(shù)：
目前，雷達(dá)信號(hào)與TV視頻信號(hào)傳輸仍然是以模擬技術(shù)為主，現(xiàn)代海軍裝備發(fā)展迅 速，對(duì)雷達(dá)和TV視頻的要求越來(lái)越高，不僅要求傳輸?shù)膶?shí)時(shí)性，還要求易于存儲(chǔ)和各種后 續(xù)的應(yīng)用處理，因此，數(shù)字視頻網(wǎng)絡(luò)傳輸勢(shì)在必行。在網(wǎng)絡(luò)傳輸和數(shù)據(jù)轉(zhuǎn)發(fā)時(shí)，通常的做法是采用諸如ARM等處理器對(duì)網(wǎng)絡(luò)芯片進(jìn)行 控制，對(duì)多路網(wǎng)絡(luò)視頻數(shù)據(jù)的轉(zhuǎn)發(fā)采用的是串行方式，在這種雷達(dá)視頻和TV視頻多路同時(shí) 處理的系統(tǒng)中，就需要進(jìn)行優(yōu)先級(jí)處理，其實(shí)時(shí)性難以得到保障。因此，對(duì)多路網(wǎng)絡(luò)視頻信號(hào)，需要提供一種具有高速實(shí)時(shí)性的網(wǎng)絡(luò)傳輸控制，以及 對(duì)視頻數(shù)據(jù)并行轉(zhuǎn)發(fā)的裝置。

實(shí)用新型內(nèi)容本實(shí)用新型的目的在于采用FPGA對(duì)網(wǎng)絡(luò)傳輸進(jìn)行控制，實(shí)現(xiàn)一種對(duì)多路視頻數(shù) 據(jù)并行轉(zhuǎn)發(fā)的裝置。一種基于FPGA的網(wǎng)絡(luò)視頻控制與并行轉(zhuǎn)發(fā)裝置，包括一個(gè)FPGA芯片、一個(gè)網(wǎng)絡(luò)芯 片、一個(gè)串口芯片、四個(gè)FIFO芯片和對(duì)外接口組成的電路板，該電路板置于整個(gè)裝置的盒 體中；應(yīng)用FPGA完成對(duì)串口芯片、網(wǎng)絡(luò)芯片和四個(gè)FIFO的設(shè)置和控制，將雷達(dá)和TV等四路 視頻數(shù)據(jù)據(jù)進(jìn)行網(wǎng)絡(luò)傳輸和并行轉(zhuǎn)發(fā)。所述以FPGA為核心的電路中，網(wǎng)絡(luò)芯片的數(shù)據(jù)線、 地址線、片選和讀寫控制線與FPGA的I/O管腳相連；串口芯片的數(shù)據(jù)線、地址線和讀寫控制 線與FPGA的I/O管腳相連；四個(gè)FIFO芯片的數(shù)據(jù)線、地址線、時(shí)鐘線和讀寫控制線與FPGA 的I/O管腳相連；對(duì)外輸出接口的數(shù)據(jù)線和讀寫控制線與FPGA的I/O管腳相連。本實(shí)用新型由FPGA控制網(wǎng)絡(luò)芯片進(jìn)行網(wǎng)絡(luò)傳輸，將多路網(wǎng)絡(luò)視頻數(shù)據(jù)進(jìn)行緩存 和并行轉(zhuǎn)發(fā)，根據(jù)應(yīng)用需求，通過(guò)配置不同的控制邏輯，既可以作為發(fā)送裝置，也可以作為 接收裝置，其原理框圖如圖1。作為發(fā)送裝置，可以完成四路視頻并行緩存與網(wǎng)絡(luò)發(fā)送。根據(jù)串口芯片接收到的 外部命令，選擇網(wǎng)絡(luò)設(shè)置為多路視頻點(diǎn)對(duì)點(diǎn)發(fā)送方式或者組播發(fā)送方式，由FPGA完成對(duì)網(wǎng) 絡(luò)芯片的初始化設(shè)置，根據(jù)與外部處理器的通信信號(hào)，由FPGA控制通過(guò)局部總線并行讀取 各路視頻數(shù)據(jù)寫入緩存，通過(guò)網(wǎng)絡(luò)芯片進(jìn)行網(wǎng)絡(luò)發(fā)送。作為接收裝置，可以完成四路視頻的網(wǎng)絡(luò)接收和并行轉(zhuǎn)發(fā)。根據(jù)串口芯片接收到 的外部命令，選擇網(wǎng)絡(luò)設(shè)置為多路視頻點(diǎn)對(duì)點(diǎn)接收方式或者組播接收方式，由FPGA完成對(duì) 網(wǎng)絡(luò)芯片的初始化設(shè)置，同時(shí)接收多路視頻數(shù)據(jù)，對(duì)接收到的視頻數(shù)據(jù)由FPGA控制寫入緩 存，根據(jù)與外部處理器的通信信號(hào)，通過(guò)局部總線接口并行轉(zhuǎn)發(fā)各路視頻數(shù)據(jù)。本實(shí)用新型可以實(shí)現(xiàn)四路網(wǎng)絡(luò)視頻傳輸和各路視頻數(shù)據(jù)的并行轉(zhuǎn)發(fā)，具有很強(qiáng)的實(shí)時(shí)性，可以應(yīng)用在包括各軍民用般舶和港口的雷達(dá)視頻及TV視頻傳輸與處理。
圖1為基于FPGA的網(wǎng)絡(luò)視頻控制與并行轉(zhuǎn)發(fā)裝置原理框圖。圖2為FPGA控制網(wǎng)絡(luò)芯片和串口芯片電路連線圖。圖3為FPGA控制FIFOl和FIF02電路連線圖。圖4為FPGA控制FIF03和FIF04電路連線圖。圖5為發(fā)送裝置的FPGA邏輯控制模塊框圖。圖6為接收裝置的FPGA邏輯控制模塊框圖。圖7為裝置前后面板接口示意圖。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型詳細(xì)說(shuō)明。圖1是裝置原理框圖。其中FPGA采用Xilinx公司的Spartan-3E系列(型號(hào)為 XC3S1600E)芯片，控制四片F(xiàn)IF0(型號(hào)為IDT72V2101)進(jìn)行數(shù)據(jù)緩存；同時(shí)FPGA控制串口 芯片(型號(hào)為TL16C752B)接收外部主機(jī)的控制命令；網(wǎng)絡(luò)芯片采用WIZnet公司的W5300 芯片，該網(wǎng)絡(luò)芯片的數(shù)據(jù)線、地址線和片選等控制線都與FPGA連接，由FPGA控制網(wǎng)絡(luò)芯片 的各項(xiàng)設(shè)置。圖2、圖3和圖4具體給出了 FPGA和網(wǎng)絡(luò)芯片、串口芯片及四片F(xiàn)IFO的電路 連線圖。圖5是發(fā)送裝置邏輯控制框圖。(1)串口初始化與控制模塊的功能是，由FPGA的 控制邏輯完成串口芯片的初始化，然后通過(guò)串口芯片獲得外部主機(jī)的8bit數(shù)據(jù)進(jìn)行選擇 網(wǎng)絡(luò)傳輸采用TCP協(xié)議或者UDP協(xié)議，其中“0x11”表示TCP協(xié)議，“0x21”表示UDP協(xié)議的 單播模式，“0x22”表示UDP協(xié)議的廣播模式，“0x23”表示UDP協(xié)議的組播模式；(2) W5300設(shè) 置模塊的功能是，根據(jù)上述外部主機(jī)對(duì)傳輸方式的選擇，對(duì)網(wǎng)絡(luò)芯片進(jìn)行相應(yīng)的設(shè)置；(3) 讀取、緩存視頻數(shù)據(jù)n(n= 1、2、3、4)模塊的功能是，在FPGA通過(guò)對(duì)外局部總線接口獲得外 部處理器的讀使能后，讀取相應(yīng)的視頻數(shù)據(jù)進(jìn)行緩存；(4) SOCKETn (η = 1、2、3、4)網(wǎng)絡(luò)發(fā)送 模塊的功能是，通過(guò)網(wǎng)絡(luò)芯片的不同SOCKET 口，將緩存在各個(gè)FIFO中的視頻數(shù)據(jù)發(fā)送到網(wǎng) 絡(luò)進(jìn)行傳輸。圖6是接收裝置邏輯控制框圖。(1)串口初始化模塊的功能是，由FPGA邏輯控制 完成對(duì)串口片的初始化設(shè)置；(2)串口通信模塊的功能是，獲取外部主機(jī)對(duì)傳輸協(xié)議的選 擇(與發(fā)送裝置相同)，當(dāng)網(wǎng)絡(luò)傳輸為UDP協(xié)議組播方式時(shí)，此功能模塊還需要獲取外部主 機(jī)關(guān)于組播切換的退組和加組信息；(3)W5300設(shè)置模塊的功能是，根據(jù)上述傳輸方式的選 擇，完成對(duì)W5300的各項(xiàng)設(shè)置；(4) W5300組播切換模塊的功能是，當(dāng)傳輸方式為UDP協(xié)議組 播傳輸時(shí)，通過(guò)串口獲得外部主機(jī)的組播切換命令后，對(duì)W5300進(jìn)行相應(yīng)的設(shè)置，完成組播 傳輸時(shí)，通過(guò)串口獲得外部主機(jī)的組播切換命令后，對(duì)W5300進(jìn)行相應(yīng)的設(shè)置，完成組播切 換；(5) SOCKETn (η = 1、2、3、4)網(wǎng)絡(luò)接收模塊的功能是，通過(guò)邏輯控制從不同的SOCKET 口 讀取網(wǎng)絡(luò)視頻數(shù)據(jù)；(6)緩存、轉(zhuǎn)發(fā)視頻數(shù)據(jù)n(n = 1、2、3、4)模塊的功能是，將接收到的視 頻數(shù)據(jù)緩存到相應(yīng)的FIFO，然后根據(jù)外部處理器的寫使能信號(hào)并行轉(zhuǎn)發(fā)各視頻數(shù)據(jù)。圖7是裝置前后面板接口示意圖。裝置的對(duì)外接口主要有(1)標(biāo)準(zhǔn)RJ45網(wǎng)絡(luò)接口 ；(2)與各個(gè)外部處理器之間通過(guò)局部總線接口連接，對(duì)每個(gè)外部處理器，該局部總線包 括八位數(shù)據(jù)線、一位讀使能控制線、一位寫使能控制線、一位時(shí)鐘控制線和一位備用線；(3) 串口芯片與外部主機(jī)之間的發(fā)送線、接收線和地線。
權(quán)利要求一種基于FPGA的網(wǎng)絡(luò)視頻控制與并行轉(zhuǎn)發(fā)裝置，包括一個(gè)FPGA芯片、一個(gè)網(wǎng)絡(luò)芯片、一個(gè)串口芯片、四個(gè)FIFO芯片和對(duì)外接口組成的電路板，該電路板置于整個(gè)裝置的盒體中，其特征在于應(yīng)用FPGA完成對(duì)串口芯片、網(wǎng)絡(luò)芯片和四個(gè)FIFO的設(shè)置和控制，將雷達(dá)和TV等四路視頻數(shù)據(jù)進(jìn)行網(wǎng)絡(luò)傳輸和并行轉(zhuǎn)發(fā)；所述以FPGA為核心的電路中，網(wǎng)絡(luò)芯片的數(shù)據(jù)線、地址線、片選和讀寫控制線與FPGA的I/O管腳相連；串口芯片的數(shù)據(jù)線、地址線和讀寫控制線與FPGA的I/O管腳相連；四個(gè)FIFO芯片的數(shù)據(jù)線、地址線、時(shí)鐘線和讀寫控制線與FPGA的I/O管腳相連；對(duì)外輸出接口的數(shù)據(jù)線和讀寫控制線與FPGA的I/O管腳相連。
專利摘要本實(shí)用新型公開了一種基于FPGA的網(wǎng)絡(luò)視頻控制與并行轉(zhuǎn)發(fā)裝置，包括由FPGA、網(wǎng)絡(luò)芯片、串口芯片和多個(gè)FIFO組成的電路板，具有對(duì)外局部總線接口和標(biāo)準(zhǔn)的RJ45網(wǎng)絡(luò)接口，該裝置采用FPGA完成對(duì)串口芯片、網(wǎng)絡(luò)芯片和多個(gè)FIFO的設(shè)置和控制，可以實(shí)現(xiàn)雷達(dá)和TV等四路視頻數(shù)據(jù)的網(wǎng)絡(luò)傳輸控制和并行轉(zhuǎn)發(fā)。
文檔編號(hào)H04L29/06GK201733325SQ20102027998
公開日2011年2月2日 申請(qǐng)日期2010年7月30日 優(yōu)先權(quán)日2010年7月30日
發(fā)明者亢琰, 劉崇治, 陳超, 韓菲 申請(qǐng)人:中國(guó)船舶重工集團(tuán)公司第七○九研究所