專利名稱：光纖單向?qū)朐O(shè)備的嵌入式模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種單向?qū)朐O(shè)備領(lǐng)域，更為具體地講，本實用新型是一種進(jìn)行 數(shù)據(jù)單向傳遞的文件傳輸?shù)呐涮灼骷绕涫侵腹饫w單向?qū)朐O(shè)備的嵌入式模塊，在國際 專利分類表中本實用新型應(yīng)該分為G部或者H部。
背景技術(shù)：
隨著計算機技術(shù)和可移動存儲技術(shù)的不斷發(fā)展，特別是閃存技術(shù)的飛速發(fā)展，各 種USB存儲設(shè)備出現(xiàn)在人們的日常工作和生活中，給人們帶來了極大的方便。但隨之而來 的安全問題也日益增多，利用擺渡技術(shù)，通過USB存儲設(shè)備竊取用戶隱私數(shù)據(jù)的事件頻頻 發(fā)生，當(dāng)涉及到國家、單位、個人等重大機密時會帶來不可估量的損失。
發(fā)明內(nèi)容本實用新型目的在于針對已有技術(shù)的不足，提供一個用于解決涉密計算機中數(shù) 據(jù)安全傳輸問題的配套技術(shù)方案，具體地講是提供一個光纖單向?qū)朐O(shè)備的嵌入式模塊， 實現(xiàn)計算機中文件的單向傳輸，從根本上解決了涉密數(shù)據(jù)通過USB存儲設(shè)備被竊取的問題。本實用新型的目的是通過下述技術(shù)方案實現(xiàn)的所述的嵌入式模塊包括ARM處理器、RAM內(nèi)存、Flash閃存、USB接口和LAN網(wǎng)絡(luò)模 塊；所述的RAM內(nèi)存與所述的ARM處理器相互連接，所述的Flash閃存與所述的ARM 處理器相互連接，所述的USB接口與所述的ARM處理器相互連接，所述的LAN網(wǎng)絡(luò)模塊與所 述的ARM處理器相互連接；所述的LAN網(wǎng)絡(luò)模塊包括LAN網(wǎng)卡和第一網(wǎng)絡(luò)變壓器；所述的LAN網(wǎng)卡和所述的第一網(wǎng)絡(luò)變壓器相互連接。由于本實用新型采用了上述的技術(shù)方案，利用本實用新型讀取USB存儲設(shè)備中的 數(shù)據(jù)，然后配合光纖單向?qū)朐O(shè)備，通過其光纖單向傳輸模塊和USBtoLAN轉(zhuǎn)換模塊，將數(shù) 據(jù)發(fā)送至客戶端計算機，由于不存在由客戶端計算機到嵌入式模塊的數(shù)據(jù)傳輸途徑，因此 客戶端計算機數(shù)據(jù)不會經(jīng)光纖單向?qū)朐O(shè)備傳輸?shù)経SB存儲設(shè)備，從根本上解決了現(xiàn)有技 術(shù)所存在的問題。作為光纖單向?qū)朐O(shè)備的嵌入式模塊，本實用新型發(fā)揮了關(guān)鍵作用。
以下結(jié)合附圖對本實用新型進(jìn)行扼要說明，其中附

圖1是本實用新型的方框原理圖。附圖2是本實用新型的ARM處理器的電路原理圖。附圖3是本實用新型的RAM內(nèi)存的電路原理圖。附圖4是本實用新型的Flash閃存的電路原理圖。[0015]附圖5是本實用新型的第一 USB接口的具體電路原理圖。附圖6是本實用新型的第二 USB接口的具體電路原理圖。附圖7是本實用新型的LAN網(wǎng)絡(luò)模塊的具體電路原理圖。
具體實施方式
以下結(jié)合附圖和實施例對本實用新型進(jìn)一步說明，其中附圖1是本實用新型的方框原理圖。從該附圖中可以看到所述的嵌入式模塊包 括ARM處理器、RAM內(nèi)存、Flash閃存、USB接口和LAN網(wǎng)絡(luò)模塊；所述的RAM內(nèi)存與所述的 ARM處理器相互連接，所述的Flash閃存與所述的ARM處理器相互連接，所述的USB接口與 所述的ARM處理器相互連接，所述的LAN網(wǎng)絡(luò)模塊與所述的ARM處理器相互連接；所述的 LAN網(wǎng)絡(luò)模塊包括LAN網(wǎng)卡和第一網(wǎng)絡(luò)變壓器；所述的LAN網(wǎng)卡和所述的第一網(wǎng)絡(luò)變壓器 相互連接。附圖2是本實用新型的ARM處理器的電路原理圖。該附圖是本實用新型有關(guān)ARM 處理器的最佳實施例，從本圖中可以看到所述的ARM處理器包括集成電路U1、第四晶振 W、第一電阻R1、第二電阻R2、第三電阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電 阻R7、第八電阻R8、第九電阻R9、第二十九電容C29、第三十電容C30、第三i^一電容C31、第 三十二電容C32、第三十三電容C33、第三十四電容C34、第四i^一電容C41、第四十三電容 C43、第四十四電容C44、第九十六電容C96、第九十七電容C97、第一開關(guān)Si、第二開關(guān)S2和 電感L2。所述的集成電路Ul的VDDC0RE接線腳分別連接所述的第三十一電容C31的一端 和1.8V電源端子，所述的第三十一電容C31的另一端接地；所述的集成電路Ul的PLLRCA 接線腳分別連接所述的第二電阻R2的一端和所述的第三十電容C30的一端，所述的第二電 阻R2的另一端連接所述的接第二十九電容以9的一端，所述的接第二十九電容以9的另一 端接地，所述的第三十電容C30的另一端接地；所述的集成電路Ul的VDDPLLB和VDDPLLA 接線腳都連接所述的第三十四電容C34的一端和1.8V電源端子，所述的第三十四電容C34 另一端接地；所述的集成電路Ul的XOUT接線腳連接所述的第三電阻R3的一端，所述的第 三電阻R3的另一端分別連接所述的第四晶振W的一端和所述的第三十二電容C32的一 端，所述的第四晶振W的另一端分別連接所述的第三十三電容C33的一端和所述的第四電 阻R4的一端，所述的第三十三電容C33的另一端和所述的第三十二電容C32另一端均接 地，所述的第四電阻R4另一端連接所述的集成電路Ul的XIN接線腳；所述的集成電路Ul 的OSCSEL接線腳連接所述的第五電阻R5的一端，所述的第五電阻R5的另一端接地；所述 的集成電路Ul的VDDBU接線腳連接1. 8V電源端子；所述的集成電路Ul的GNDBU接線腳接 地；所述的集成電路Ul的AGAND接線腳分別連接所述的第四十三電容C43的一端、所述的 第九十六C96電容的一端和所述的第九電阻R9的一端，所述的第九電阻R9的另一端接地， 所述的第四十三電容C43的另一端分別連接所述的集成電路Ul的AVDD接線腳、所述的第 九十六電容C96的另一端、所述的電感L2的一端和所述的第八電阻R8的一端，所述的電感 L2的另一端分別連接所述的第四十四電容C44的一端、所述的第九十七電容C97的一端和 所述的3. 3V電源端子，所述的第四十四電容C44的另一端和所述的第九十七電容C97的另 一端相連并接地，所述的第八電阻R8的另一端分別連接所述的集成電路Ul的VREFP接線腳和所述的第四十一電容C41的一端，所述的第四十一電容C41的另一端接地；所述的集成 電路Ul的TST接線腳連接連接所述的第七電阻R7的一端，所述的第七電阻R7的另一端接 地，所述的集成電路Ul的BMS接線腳分別連接所述的第六電阻R6的一端和第二開關(guān)S2的 一端，所述的第六電阻R6的另一端連接3. 3V電源端子，所述的第二開關(guān)S2的另一端接地； 所述的集成電路Ul的NRST接線腳連接所述的第一電阻Rl的一端，所述的第一電阻Rl的 另一端連接所述的第一開關(guān)Sl的一端，所述的第一開關(guān)Sl的另一端接地；所述的集成電路 Ul的GND接線腳分別接地；所述的集成電路Ul的VDDIOM、VDDI0P0和VDDI0P1接線腳分別 連接3. 3V電源端子。附圖3是本實用新型的RAM內(nèi)存的電路原理圖。該附圖是本實用新型有關(guān)RAM 內(nèi)存的最佳實施例，從本圖中可以看到所述的RAM電路內(nèi)存包括集成電路TO和U7、第 八十七電阻R87、第八十八電阻R88、第九十二電阻R92、第九十三電阻R93、第三十五電容 C35、第三十六電容C36、第三十七電容C37、第三十八電容C38、第三十九電容C39、第四十 電容C40、第四十二電容C42、第四十五電容C45、第四十六電容C46、第四十七電容C47、第 四十八電容C48、第四十九電容C49、第五十電容C50、第五i^一電容C51。所述的集成電路TO的"^接線腳分別連接所述的第八十八電阻R88和第八十七電 阻R87的一端，所述的第八十八電阻R88的另一端連接3. 3V電源端子，所述的第八十七電 阻R87的另一端連接SDCS端口 ；所述的第三十五電容C35、第三十六電容C36、第三十七電 容C37、第三十八電容C38、第三十九電容C39、第四十電容C40、第四十二電容C42的一端連 接3. 3V電源端子和所述的集成電路TO的VDD和VDDQ接線腳，所述的第三十五電容C35、第 三十六電容C36、第三十七電容C37、第三十八電容C38、第三十九電容C39、第四十電容C40、 第四十二電容C42的另一端分別接地；所述的集成電路TO的VSS和VSSQ接線腳分別接地； 所述的集成電路 U7 的 A10、BA0、BA1、CKE、CLK、0I^"、和"fl"分別連接 SDA10、BA0、BA1、 SDCKE、SDCK、CAS、RAS、SDWE網(wǎng)絡(luò)標(biāo)號；所述的集成電路U7的(^“接線腳分別連接所述的第 九十三電阻R93的一端和第九十二電阻R92的一端，所述的第九十三電阻R93的另一端連 接3. 3V電源端子，所述的第九十二電阻R92的另一端連接SDCS端口 ；所述的第四十五電容 C45、第四十六電容C46、第四十七電容C47、第四十八電容C48、第四十九電容C49、第五十電 容C50和第五十一電容C51的一端分別連接3. 3V電源端子和所述的集成電路U7的VDD和 VDDQ接線腳，所述的第四十五電容C45、第四十六電容C46、第四十七電容C47、第四十八電 容C48、第四十九電容C49、第五十電容C50和第五十一電容C51的另一端分別接地；所述的 集成電路U7的VSS和VSSQ接線腳分別接地。附圖4是本實用新型的Flash閃存的電路原理圖。該附圖是Flash閃存的電路原 理圖的最佳實施例，從圖中可以看到所述的Flash閃存電路包括集成電路U12、第八十九 電阻R89、第九十電阻R90、第九i^一電阻R91、第七十三電容C73和跳線開關(guān)S3。所述的集成電路U12的接線腳連接所述的第八十九電阻R89的一端，所述的第 八十九電阻R89的另一端接3. 3V電源端子；所述的集成電路U12的R/i~接線腳連接所述的 第九十電阻R90的一端，所述的第九十電阻R90的另一端連接3. 3V電源端子；所述的集成 電路U12的“^接線腳分別連接第九十一電阻R91的一端和所述的跳線開關(guān)S3的一端，所述 的第九十一電阻R91的另一端連接3. 3V電源端子，所述的跳線開關(guān)S3的另一端接地；所述的集成電路U12的PRE接線腳接地；所述的集成電路U12的VCC接線腳分別連接3. 3V電源 端子和第七十三電容C73的一端，所述的第七十三電容C73的另一端接地；所述的集成電路 U12的VSS接線腳接地。附圖5和6是本實用新型第一 USB接口和第二 USB接口的具體電路原理圖。該圖 也是第一 USB接口和第二 USB接口的最佳實施例。從圖中也可以看到，其包括第一 USB插 座Jl和第二 USB插座J2、第一磁珠LBl和第二磁珠LB2。所述的第一 USB插座Jl的VCC接線腳連接所述的第一磁珠LBl的一端，所述的第 一磁珠LBl的另一端連接5V電源端子；所述的第一 USB插座Jl的GND接線腳接地；所述的 第二 USB插座J2的VCC接線腳連接所述的第二磁珠LB2的一端，所述的第二磁珠LB2的另 一端連接5V電源端子；所述的第二 USB插座J2的GND接線腳接地。附圖7是本實用新型的LAN網(wǎng)絡(luò)模塊的具體電路原理圖。該圖也是LAN網(wǎng)絡(luò)模 塊的最佳實施例，從圖中可以看到所述的LAN網(wǎng)絡(luò)模塊包括集成電路U2、第一晶振Y1、第 十二電阻R12、第十電阻R10、第i^一電阻R11、第十三電阻R13、第十四電阻R14、第十五電阻 R15、第十六電阻R16、第十七電阻R17、第十八電阻R18、第十九電阻R19、第二十電阻R20和 第二i^一電阻R21、阻排RP1、第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第五電 容C5、第六電容C6、第七電容C7、第八電容C8、第九電容C9、第十電容C10、第i^一電容C11、 第十二電容C12、第九十四電容C94、第九十五電容C95、電感Li、第一發(fā)光二極管D1、第二發(fā) 光二極管D2和第1網(wǎng)絡(luò)變壓器Tl ；所述的第一晶振Yl的一端分別連接所述的集成電路U2的REF_CLK/XT2接線腳 和所述的第四電容C4的一端，所述的第四電容C4的另一端接地，所述的第一晶振Yl的另 一端分別連接所述的集成電路U2的XTl接線腳和所述的第五電容C5的一端，所述的第五 電容C5的另一端接地；所述的第十二電阻R12的一端連接所述的集成電路U2的C0L/RMII 接線腳，其另一端連接3. 3V電源端子；所述的第十電阻RlO的一端連接所述的集成電路U2 的MDINTR接線腳，所述的第十電阻RlO的另一端連接3. 3V電源端子；所述的第十一電阻 Rll的一端連所述的第十一電阻Rll的一端連接所述的集成電路U2的DISMDIX接線腳，所 述的第十一電阻Rll的另一端連接3. 3V電源端子；所述的第一電容Cl、第二電容C2和第 三電容C3的一端分別連接3. 3V電源端子和所述的集成電路U2的DVDD接線腳，所述的第 一電容Cl、第二電容C2和第三電容C3的另一端分別接地；所述的集成電路U2的DGND接 線腳和PWRDWN接線腳分別接地；所述的集成電路U2的TX+接線腳分別連接所述的第十七 電阻R17的一端和第1網(wǎng)絡(luò)變壓器Tl的1接線腳，所述的第十七電阻R17的另一端分別連 接第十六電阻R16的一端和第十一電容Cll的一端，所述的第十一電容Cll的另一端接地； 所述的第十六電阻R16的另一端分別連接所述的集成電路U2的TX-接線腳和第1網(wǎng)絡(luò)變 壓器Tl的3接線腳；所述的集成電路U2的接線腳RX+分別連接所述的第十五電阻R15的 一端和所述的第1網(wǎng)絡(luò)變壓器Tl的6接線腳，所述的第十五電阻R15的另一端分別連接所 述的第十四電阻R14的一端和所述的第九電容C9的一端，所述的第九電容C9的另一端接 地，所述的第十四電阻R14的另一端分別連接所述的集成電路U2的RX-接線腳和第1網(wǎng)絡(luò) 變壓器Tl的8接線腳；所述的第1網(wǎng)絡(luò)變壓器Tl的15接線腳連接所述的第二十電阻R20 的一端，所述的第二十電阻R20的另一端分別連接所述的第二十一電阻R21 —端和所述的 第十二電容C12的一端，所述的第二十一電阻R21另一端連接所述的第1網(wǎng)絡(luò)變壓器Tl的
910接線腳，所述的第十二電容C12的另一端接地；所述的集成電路U2的AVDDR接線腳分別 連接所述的第六電容C6、第七電容C7、第九十四電容C94的一端和所述的電感Ll的一端， 所述的第六電容C6、第七電容C7、第九十四電容C94的另一端均接地，所述的電感Ll的另 一端分別連接所述的第九十五電容C95的一端和3. 3V電源端子，所述的第九十五電容C95 的另一端接地；所述的集成電路U2的AVDDT接線腳分別連接所述的第八電容C8的一端和 3. 3V電源端子，所述的第八電容C8的另一端接地；所述的集成電路U2的AGND接線腳接地； 所述的第十三電阻R13的兩端分別連接所述的集成電路U2的BGRESG和BGRES接線腳；所述 的集成電路U2的LEDM0DE接線腳連接所述的排阻RPl的1腳；所述的排阻RPl的2、4和6 腳分別連接3. 3V電源端子，其3腳分別連接所述的集成電路U2的LED1/0P1接線腳和所述 的第二發(fā)光二極管D2陰極，其5腳連接所述的集成電路U2的LED2/0P2接線腳和和所述的 第一發(fā)光二極管Dl陰極，所述的第二發(fā)光二極管D2陽極連接所述的第十八電阻R18的一 端，所述的第十八電阻R18的另一端連接3. 3V電源端子，所述的第一發(fā)光二極管D 1陽極 連接所述的第十九電阻R19的一端，所述的第十九電阻R19的另一端連接3. 3V電源端子。主要原理為ARM處理器為嵌入式模塊的核心，也是本發(fā)明的控制中心，負(fù)責(zé)檢測 USB存儲設(shè)備的接入狀態(tài)，并讀取其指定內(nèi)容，通過LAN接口將數(shù)據(jù)發(fā)送到指定的IP地址。 RAM內(nèi)存主要存儲運行時需要臨時存儲的數(shù)據(jù)，但斷電后其中數(shù)據(jù)也將消失，只適合暫存一 些CPU經(jīng)常使用的數(shù)據(jù)Flash閃存為永久性存儲器，斷電后其中數(shù)據(jù)不會消失，負(fù)責(zé)存儲運 行時所必須的重要數(shù)據(jù)以及用戶需要保存的數(shù)據(jù)，但存取速度較慢。USB接口主要為USB存 儲設(shè)備與ARM處理器之間數(shù)據(jù)傳輸提供物理接口，當(dāng)有USB存儲設(shè)備接入時，USB總線上將 會有一個電平變化的過程，ARM處理器根據(jù)此變化即可檢測到USB設(shè)備的插拔動作，其包括 USB HOST接口和USB DEVICE接口，所述的HOST接口用于連接USB存儲設(shè)備，所述的DEVICE 接口主要供調(diào)試ARM程序時使用(。LAN網(wǎng)絡(luò)模塊提供網(wǎng)絡(luò)接口，從USB存儲設(shè)備讀取的數(shù) 據(jù)將通過該LAN網(wǎng)絡(luò)模塊傳輸至光纖單向傳輸模塊。當(dāng)有USB存儲設(shè)備插入其USB接口時， ARM處理器將檢測到此動作并讀取其設(shè)備信息，并發(fā)出控制信號使電源控制模塊各部分開 始輸出電壓，然后告知操作系統(tǒng)根據(jù)設(shè)備信息加載所需驅(qū)動，并讀取USB存儲設(shè)備中數(shù)據(jù)， 將其暫存在RAM內(nèi)存中，然后發(fā)送至LAN網(wǎng)絡(luò)模塊，最后發(fā)送至光纖單向傳輸模塊的第二網(wǎng) 絡(luò)變壓器。本實用新型配合光纖單向?qū)朐O(shè)備的應(yīng)用，從根本上解決了涉密數(shù)據(jù)通過USB存 儲設(shè)備被竊取的難題，確保了重要信息的安全。
權(quán)利要求1.一種光纖單向?qū)朐O(shè)備的嵌入式模塊其特征在于所述的嵌入式模塊包括ARM處理器、RAM內(nèi)存、Flash閃存、USB接口和LAN網(wǎng)絡(luò)模塊； 所述的RAM內(nèi)存與所述的ARM處理器相互連接，所述的Flash閃存與所述的ARM處理 器相互連接，所述的USB接口與所述的ARM處理器相互連接，所述的LAN網(wǎng)絡(luò)模塊與所述的 ARM處理器相互連接；所述的LAN網(wǎng)絡(luò)模塊包括LAN網(wǎng)卡和第一網(wǎng)絡(luò)變壓器； 所述的LAN網(wǎng)卡和所述的第一網(wǎng)絡(luò)變壓器相互連接。
2.根據(jù)權(quán)利要求1所述的嵌入式模塊，其特征在于所述的ARM處理器包括集成電路U1、第四晶振W、第一電阻R1、第二電阻R2、第三電 阻R3、第四電阻R4、第五電阻R5、第六電阻R6、第七電阻R7、第八電阻R8、第九電阻R9、第 二十九電容C29、第三十電容C30、第三i^一電容C31、第三十二電容C32、第三十三電容C33、 第三十四電容C34、第四i^一電容C41、第四十三電容C43、第四十四電容C44、第九十六電容 C96、第九十七電容C97、第一開關(guān)Si、第二開關(guān)S2和電感L2 ；所述的集成電路Ul的VDDC0RE 接線腳分別連接所述的第三十一電容C31的一端和1.8V電源端子，所述的第三十一電容 C31的另一端接地；所述的集成電路Ul的PLLRCA接線腳分別連接所述的第二電阻R2的一 端和所述的第三十電容C30的一端，所述的第二電阻R2的另一端連接所述的接第二十九電 容C29的一端，所述的接第二十九電容C29的另一端接地，所述的第三十電容C30的另一端 接地；所述的集成電路Ul的VDDPLLB和VDDPLLA接線腳都連接所述的第三十四電容C34的 一端和1. 8V電源端子，所述的第三十四電容C34另一端接地；所述的集成電路Ul的XOUT 接線腳連接所述的第三電阻R3的一端，所述的第三電阻R3的另一端分別連接所述的第四 晶振W的一端和所述的第三十二電容C32的一端，所述的第四晶振W的另一端分別連接 所述的第三十三電容C33的一端和所述的第四電阻R4的一端，所述的第三十三電容C33的 另一端和所述的第三十二電容C32另一端均接地，所述的第四電阻R4另一端連接所述的集 成電路Ul的XIN接線腳；所述的集成電路Ul的OSCSEL接線腳連接所述的第五電阻R5的 一端，所述的第五電阻R5的另一端接地；所述的集成電路Ul的VDDBU接線腳連接1. 8V電 源端子；所述的集成電路Ul的GNDBU接線腳接地；所述的集成電路Ul的AGAND接線腳分別 連接所述的第四十三電容C43的一端、所述的第九十六C96電容的一端和所述的第九電阻 R9的一端，所述的第九電阻R9的另一端接地，所述的第四十三電容C43的另一端分別連接 所述的集成電路Ul的AVDD接線腳、所述的第九十六電容C96的另一端、所述的電感L2的 一端和所述的第八電阻R8的一端，所述的電感L2的另一端分別連接所述的第四十四電容 C44的一端、所述的第九十七電容C97的一端和所述的3. 3V電源端子，所述的第四十四電容 C44的另一端和所述的第九十七電容C97的另一端相連并接地，所述的第八電阻R8的另一 端分別連接所述的集成電路Ul的VREFP接線腳和所述的第四十一電容C41的一端，所述的 第四十一電容C41的另一端接地；所述的集成電路Ul的TST接線腳連接連接所述的第七電 阻R7的一端，所述的第七電阻R7的另一端接地，所述的集成電路Ul的BMS接線腳分別連 接所述的第六電阻R6的一端和第二開關(guān)S2的一端，所述的第六電阻R6的另一端連接3. 3V 電源端子，所述的第二開關(guān)S2的另一端接地；所述的集成電路Ul的NRST接線腳連接所述 的第一電阻Rl的一端，所述的第一電阻Rl的另一端連接所述的第一開關(guān)Sl的一端，所述 的第一開關(guān)Sl的另一端接地；所述的集成電路Ul的GND接線腳分別接地；所述的集成電路Ul的VDDIOM、VDDI0P0和VDDI0P1接線腳分別連接3. 3V電源端子。
3.根據(jù)權(quán)利要求1所述的嵌入式模塊，其特征在于所述的RAM電路內(nèi)存包括集成電路TO和U7、第八十七電阻R87、第八十八電阻R88、第 九十二電阻R92、第九十三電阻R93、第三十五電容C35、第三十六電容C36、第三十七電容 C37、第三十八電容C38、第三十九電容C39、第四十電容C40、第四十二電容C42、第四十五電 容C45、第四十六電容C46、第四十七電容C47、第四十八電容C48、第四十九電容C49、第五十 電容C50、第五i^一電容C51 ；所述的集成電路U6的接線腳分別連接所述的第八十八電阻R88和第八十七電阻 R87的一端，所述的第八十八電阻R88的另一端連接3. 3V電源端子，所述的第八十七電阻 R87的另一端連接SDCS端口 ；所述的第三十五電容C35、第三十六電容C36、第三十七電容 C37、第三十八電容C38、第三十九電容C39、第四十電容C40、第四十二電容C42的一端連接 3. 3V電源端子和所述的集成電路U6的VDD和VDDQ接線腳，所述的第三十五電容C35、第 三十六電容C36、第三十七電容C37、第三十八電容C38、第三十九電容C39、第四十電容C40、 第四十二電容C42的另一端分別接地；所述的集成電路TO的VSS和VSSQ接線腳分別接地； 所述的集成電路 U7 的 A10、BA0、BA1、CKE、CLK、0I^、和 〖1"分別連接 SDA10、BA0、BA1、 SDCKE、SDCK、CAS、RAS、SDWE網(wǎng)絡(luò)標(biāo)號；所述的集成電路U7的Cl接線腳分別連接所述的第 九十三電阻R93的一端和第九十二電阻R92的一端，所述的第九十三電阻R93的另一端連 接3. 3V電源端子，所述的第九十二電阻R92的另一端連接SDCS端口 ；所述的第四十五電容 C45、第四十六電容C46、第四十七電容C47、第四十八電容C48、第四十九電容C49、第五十電 容C50和第五十一電容C51的一端分別連接3. 3V電源端子和所述的集成電路U7的VDD和 VDDQ接線腳，所述的第四十五電容C45、第四十六電容C46、第四十七電容C47、第四十八電 容C48、第四十九電容C49、第五十電容C50和第五十一電容C51的另一端分別接地；所述的 集成電路U7的VSS和VSSQ接線腳分別接地。
4.根據(jù)權(quán)利要求1所述的嵌入式模塊，其特征在于所述的Flash閃存電路包括集成電路U12、第八十九電阻R89、第九十電阻R90、第 Ai電阻R91、第七十三電容C73和跳線開關(guān)S3 ；所述的集成電路U12的6F接線腳連接所述的第八十九電阻R89的一端，所述的第 八十九電阻R89的另一端接3. 3V電源端子；所述的集成電路U12的R/Γ接線腳連接所述的 第九十電阻R90的一端，所述的第九十電阻R90的另一端連接3. 3V電源端子；所述的集成 電路U12的而接線腳分別連接第九十一電阻R91的一端和所述的跳線開關(guān)S3的一端，所述 的第九十一電阻R91的另一端連接3. 3V電源端子，所述的跳線開關(guān)S3的另一端接地；所述 的集成電路U12的PRE接線腳接地；所述的集成電路U12的VCC接線腳分別連接3. 3V電源 端子和第七十三電容C73的一端，所述的第七十三電容C73的另一端接地；所述的集成電路 U12的VSS接線腳接地。
5.根據(jù)權(quán)利要求1所述的嵌入式模塊，其特征在于所述的USB接口電路包括第一 USB插座Jl和第二 USB插座J2、第一磁珠LBl和第二磁 珠 LB2 ；所述的第一 USB插座Jl的VCC接線腳連接所述的第一磁珠LBl的一端，所述的第一磁珠LBl的另一端連接5V電源端子；所述的第一 USB插座Jl的GND接線腳接地；所述的第二 USB插座J2的VCC接線腳連接所述的第二磁珠LB2的一端，所述的第二磁珠LB2的另一端 連接5V電源端子；所述的第二 USB插座J2的GND接線腳接地。
6.根據(jù)權(quán)利要求1所述的嵌入式模塊，其特征在于所述的LAN網(wǎng)鉻模塊包括集成電路U2、第一晶振Y1、第十二電阻R12、第十電阻R10、第 i^一電阻R11、第十三電阻R13、第十四電阻R14、第十五電阻R15、第十六電阻R16、第十七電 阻R17、第十八電阻R18、第十九電阻R19、第二十電阻R20和第二i^一電阻R21、阻排RP1、 第一電容Cl、第二電容C2、第三電容C3、第四電容C4、第五電容C5、第六電容C6、第七電容 C7、第八電容C8、第九電容C9、第十電容C10、第i^一電容C11、第十二電容C12、第九十四電 容C94、第九十五電容C95、電感Li、第一發(fā)光二極管D1、第二發(fā)光二極管D2和第1網(wǎng)絡(luò)變 壓器Tl ；所述的第一晶振Yl的一端分別連接所述的集成電路U2的REF_CLK/XT2接線腳和所 述的第四電容C4的一端，所述的第四電容C4的另一端接地，所述的第一晶振Yl的另一端 分別連接所述的集成電路U2的XTl接線腳和所述的第五電容C5的一端，所述的第五電容 C5的另一端接地；所述的第十二電阻R12的一端連接所述的集成電路U2的C0L/RMII接線 腳，其另一端連接3. 3V電源端子；所述的第十電阻RlO的一端連接所述的集成電路U2的 ΜΜΓ接線腳，所述的第十電阻RlO的另一端連接3. 3V電源端子；所述的第十一電阻 Rll的一端連所述的第十一電阻Rll的一端連接所述的集成電路U2的DISMDIX接線腳，所 述的第十一電阻Rll的另一端連接3. 3V電源端子；所述的第一電容Cl、第二電容C2和第 三電容C3的一端分別連接3. 3V電源端子和所述的集成電路U2的DVDD接線腳，所述的第 一電容Cl、第二電容C2和第三電容C3的另一端分別接地；所述的集成電路U2的DGND接 線腳和PWRDWN接線腳分別接地；所述的集成電路U2的TX+接線腳分別連接所述的第十七 電阻R17的一端和第1網(wǎng)絡(luò)變壓器Tl的1接線腳，所述的第十七電阻R17的另一端分別連 接第十六電阻R16的一端和第十一電容Cll的一端，所述的第十一電容Cll的另一端接地； 所述的第十六電阻R16的另一端分別連接所述的集成電路U2的TX-接線腳和第1網(wǎng)絡(luò)變 壓器Tl的3接線腳；所述的集成電路U2的接線腳RX+分別連接所述的第十五電阻R15的 一端和所述的第1網(wǎng)絡(luò)變壓器Tl的6接線腳，所述的第十五電阻R15的另一端分別連接所 述的第十四電阻R14的一端和所述的第九電容C9的一端，所述的第九電容C9的另一端接 地，所述的第十四電阻R14的另一端分別連接所述的集成電路U2的RX-接線腳和第1網(wǎng)絡(luò) 變壓器Tl的8接線腳；所述的第1網(wǎng)絡(luò)變壓器Tl的15接線腳連接所述的第二十電阻R20 的一端，所述的第二十電阻R20的另一端分別連接所述的第二十一電阻R21 —端和所述的 第十二電容C12的一端，所述的第二十一電阻R21另一端連接所述的第1網(wǎng)絡(luò)變壓器Tl的 10接線腳，所述的第十二電容C12的另一端接地；所述的集成電路U2的AVDDR接線腳分別 連接所述的第六電容C6、第七電容C7、第九十四電容C94的一端和所述的電感Ll的一端， 所述的第六電容C6、第七電容C7、第九十四電容C94的另一端均接地，所述的電感Ll的另 一端分別連接所述的第九十五電容C95的一端和3. 3V電源端子，所述的第九十五電容C95 的另一端接地；所述的集成電路U2的AVDDT接線腳分別連接所述的第八電容C8的一端和 3. 3V電源端子，所述的第八電容C8的另一端接地；所述的集成電路U2的AGND接線腳接地； 所述的第十三電阻R13的兩端分別連接所述的集成電路U2的BGRESG和BGRES接線腳；所述的集成電路U2的LEDM0DE接線腳連接所述的排阻RPl的1腳；所述的排阻RPl的2、4和 6腳分別連接3. 3V電源端子，其3腳分別連接所述的集成電路U2的LED1/0P1接線腳和所 述的第二發(fā)光二極管D2陰極，其5腳連接所述的集成電路U2的LED2/0P2接線腳和和所述 的第一發(fā)光二極管Dl陰極，所述的第二發(fā)光二極管D2陽極連接所述的第十八電阻R18的 一端，所述的第十八電阻R18的另一端連接3. 3V電源端子，所述的第一發(fā)光二極管Dl陽極 連接所述的第十九電阻R19的一端，所述的第十九電阻R19的另一端連接3. 3V電源端子。
專利摘要一種光纖單向?qū)朐O(shè)備的嵌入式模塊，主要特點在于所述的嵌入式模塊包括ARM處理器、RAM內(nèi)存、Flash閃存、USB接口和LAN網(wǎng)絡(luò)模塊；所述的RAM內(nèi)存與所述的ARM處理器相互連接，所述的Flash閃存與所述的ARM處理器相互連接，所述的USB接口與所述的ARM處理器相互連接，所述的LAN網(wǎng)絡(luò)模塊與所述的ARM處理器相互連接；所述的LAN網(wǎng)絡(luò)模塊包括LAN網(wǎng)卡和第一網(wǎng)絡(luò)變壓器；所述的LAN網(wǎng)卡和所述的第一網(wǎng)絡(luò)變壓器相互連接。本實用新型配合光纖單向?qū)朐O(shè)備的應(yīng)用，從根本上解決了涉密數(shù)據(jù)通過USB存儲設(shè)備被竊取的難題，確保了重要信息的安全。
文檔編號H04L9/00GK201928282SQ20112001171
公開日2011年8月10日 申請日期2011年1月17日 優(yōu)先權(quán)日2011年1月17日
發(fā)明者李大東 申請人:李大東