專利名稱：Pcie設(shè)備之間的pipe接口直接連接方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，更具體地說，本發(fā)明涉及一種PCIE設(shè)備之間的PIPE接口直接連接方法和系統(tǒng)。
背景技術(shù)：
PCI Express (Peripheral Component Interconnect Express,高速外設(shè)部件互連，簡(jiǎn)稱PCIE)規(guī)范中對(duì)物理層的實(shí)現(xiàn)又分為兩個(gè)層次邏輯物理層(Logical Sub-block)和電器物理層(Physical Sub-block)。其中邏輯物理層分為介質(zhì)訪問控制層(MediaAccess Layer, MAC)和物理編碼子層(Physical Coding Sublayer, PCS),而電器物理層又叫做物理媒介適配層(Physical Media Attachment Layer, PMA)0PIPE 規(guī)范(PHY Interface for the PCI Express Architecture)是 Intel 公司 推出的PCIE的介質(zhì)訪問控制層MAC和物理編碼子層PCS之間的標(biāo)準(zhǔn)接口，在當(dāng)前使用PCIEPHY (物理編碼子層PCS和物理媒介適配層PMA)的ASIC (專用集成電路)設(shè)計(jì)中得到了廣泛的應(yīng)用，已成為事實(shí)上的工業(yè)標(biāo)準(zhǔn)。通常的ASIC設(shè)計(jì)中，PICE端口通過PIPE接口連接到IP (知識(shí)產(chǎn)權(quán))供應(yīng)商提供的PCIE PHY IP上，進(jìn)而連接片外的PCIE設(shè)備。當(dāng)前，包含PCIE端口的ASIC芯片設(shè)計(jì)中，最通用的方法是通過PCIE控制器(數(shù)字邏輯，包含MAC層，PIPE接口)和PCIE PHY (數(shù)?；旌线壿嫞琍CS和PMA，PIPE接口 )這兩部分用PIPE接口進(jìn)行連接，組成一個(gè)滿足PCIE規(guī)范的完整PCIE接口，連接芯片外的PCIE設(shè)備，PCIE設(shè)備也需要通過PCIE PHY再和相應(yīng)的PCIE控制器相連。PCIE控制器和PCIE PHY通常都采用PIPE接口的商用IP，對(duì)于將PCIE設(shè)備集成在芯片內(nèi)部的ASIC設(shè)計(jì)，如果要使用IP，則必須仍然通過PHY才能連接，這樣就會(huì)造成對(duì)資金和芯片面積的大大浪費(fèi)。如果不通過PHY連接，則需要IP廠商修改代碼或自行開發(fā)PCIE控制器邏輯，也會(huì)大大增加開發(fā)費(fèi)用。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是針對(duì)現(xiàn)有技術(shù)中存在上述缺陷，提供一種不需要物理編碼子層PCS和物理媒介適配層PMA，直接將兩個(gè)遵循諸如PIPE2. O規(guī)范之類的PIPE規(guī)范的PICE設(shè)備在介質(zhì)訪問控制層MAC進(jìn)行連接的方法和系統(tǒng)。根據(jù)本發(fā)明的第一方面，提供了一種PCIE設(shè)備之間的PIPE接口直接連接方法，其包括將第一 PCIE設(shè)備和第二 PCIE設(shè)備通過PIPE直連控制模塊連接；其中所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2. O協(xié)議來與所述PIPE直連控制模塊進(jìn)行信號(hào)連接。優(yōu)選地，所述PIPE直連控制模塊通過控制邏輯向所述第一 PCIE設(shè)備和所述第二PCIE設(shè)備提供控制信號(hào)，所述控制信號(hào)與物理編碼子層和物理媒介適配層給介質(zhì)訪問控制層的控制信號(hào)完全相同。優(yōu)選地，所述PIPE直連控制模塊在同一時(shí)間對(duì)所述第一 PCIE設(shè)備和所述第二PCIE設(shè)備執(zhí)行相同的操作。優(yōu)選地，所述PIPE直連控制模塊模擬物理編碼子層和物理媒介適配層的功能，以與PIPE接口進(jìn)行交互，使所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，從而達(dá)到正常工作狀態(tài)。優(yōu)選地，所述PIPE接口直接連接方法用于芯片的仿真驗(yàn)證。根據(jù)本發(fā)明的第二方面，提供了一種PIPE接口直接連接系統(tǒng)，其包括第一 PCIE設(shè)備、第二 PCIE設(shè)備以及PIPE直連控制模塊；其中第一 PCIE設(shè)備和第二 PCIE設(shè)備通過PIPE直連控制模塊連接；而且其中所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2. O協(xié)議來與所述PIPE直連控制模塊進(jìn)行信號(hào)連接。優(yōu)選地，所述PIPE直連控制模塊通過控制邏輯向所述第一 PCIE設(shè)備和所述第二PCIE設(shè)備提供控制信號(hào)，所述控制信號(hào)與物理編碼子層和物理媒介適配層給介質(zhì)訪問控制 層的控制信號(hào)完全相同。優(yōu)選地，所述PIPE直連控制模塊在同一時(shí)間對(duì)所述第一 PCIE設(shè)備和所述第二PCIE設(shè)備執(zhí)行相同的操作。優(yōu)選地，所述PIPE直連控制模塊模擬物理編碼子層和物理媒介適配層的功能，以與PIPE接口進(jìn)行交互，使所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，從而達(dá)到正常工作狀態(tài)。優(yōu)選地，所述PIPE接口直接連接系統(tǒng)用于芯片的仿真驗(yàn)證。根據(jù)本發(fā)明，提供一種不需要物理編碼子層PCS和物理媒介適配層PMA，直接將兩個(gè)遵循PIPE2. O規(guī)范的PICE設(shè)備在介質(zhì)訪問控制層MAC進(jìn)行連接的方法和系統(tǒng)。


結(jié)合附圖，并通過參考下面的詳細(xì)描述，將會(huì)更容易地對(duì)本發(fā)明有更完整的理解并且更容易地理解其伴隨的優(yōu)點(diǎn)和特征，其中圖I示意性地示出了根據(jù)本發(fā)明實(shí)施例的PCIE設(shè)備之間的PIPE接口直接連接方法的配置結(jié)構(gòu)圖。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的PCIE設(shè)備之間的PIPE接口直接連接方法所使用的PIPE直連控制模塊的邏輯狀態(tài)機(jī)。需要說明的是，附圖用于說明本發(fā)明，而非限制本發(fā)明。注意，表示結(jié)構(gòu)的附圖可能并非按比例繪制。并且，附圖中，相同或者類似的元件標(biāo)有相同或者類似的標(biāo)號(hào)。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi)容進(jìn)行詳細(xì)描述。由于PIPE接口的初衷是與PHY (在此指的是物理編碼子層PCS和物理媒介適配層PMA)進(jìn)行交互，所以在沒有PHY的情況下，需要由本發(fā)明所提供的邏輯(例如，通過一段可綜合的Verilog代碼來提供相應(yīng)邏輯)來模擬出PHY的功能與PIPE接口進(jìn)行交互，使兩個(gè)PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，達(dá)到正常工作狀態(tài)。圖I示意性地示出了根據(jù)本發(fā)明實(shí)施例的PCIE設(shè)備之間的PIPE接口直接連接方法的配置結(jié)構(gòu)圖。如圖I所示，在根據(jù)本發(fā)明實(shí)施例的PCIE設(shè)備之間的PIPE接口直接連接方法中，將第一 PCIE設(shè)備I和第二 PCIE設(shè)備2通過PIPE直連控制模塊3連接；其中第一 PCIE設(shè)備I和第二 PCIE設(shè)備2均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2. O協(xié)議來與PIPE直連控制模塊3進(jìn)行信號(hào)連接。
其中，PIPE直連控制模塊3通過控制邏輯向第一 PCIE設(shè)備I和第二 PCIE設(shè)備2提供控制信號(hào)，該控制信號(hào)與真實(shí)的PHY (物理編碼子層PCS和物理媒介適配層PM)給介質(zhì)訪問控制層MAC的控制信號(hào)完全相同。也就是說本發(fā)明實(shí)施例能完全仿真介質(zhì)訪問控制層MAC和PHY (物理編碼子層PCS和物理媒介適配層PMA)之間的信號(hào)交互過程。更具體地說，本發(fā)明實(shí)施例的方法中的輸入輸出信號(hào)是除TxDeemph、TxMargin [2:0]和TxSwing信號(hào)以外的兩個(gè)標(biāo)準(zhǔn)PIPE2. O協(xié)議所規(guī)定的所有接口信號(hào)。也就是說，在本發(fā)明實(shí)施例的方法中，不包含的這三個(gè)信號(hào)與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)，對(duì)于本發(fā)明實(shí)施例實(shí)現(xiàn)的不存在PHY的直連情況來說不需要，這三個(gè)信號(hào)可以懸空。如圖I 所示，其中的各個(gè)信號(hào)連接 TxData [15:0]、TxDataK [I: O]、RxData [15:0]、RxDataK[I:O]> TxDetectRx_Loopback、 TxCompliance、 RxPolarity、 TxElecIdle、PowerDown [1:0] > pipe_rate> RxValicU PhyStatus、RxElecIdle、RxStatus [2:0]、PCLK>Pipe_rst均包含在標(biāo)準(zhǔn)PIPE2. 0協(xié)議中，因此可通過查閱(Intel Corporation)發(fā)布的“PHY Interface for the PCI Express Architecture Version 2. 00”來獲取相關(guān)信息,所以在此對(duì)這些信號(hào)連接不再贅述。由此，本發(fā)明實(shí)施例通過分析PIPE協(xié)議和PCIE鏈路訓(xùn)練狀態(tài)機(jī)的要求，設(shè)計(jì)了控制邏輯來產(chǎn)生介質(zhì)訪問控制層MAC所需要的控制信號(hào)和數(shù)據(jù)信號(hào)RxValid，PhyStatus,RxElecIdle, RxStatus [2:0], RxData, RxDataK,從而完成PCIE規(guī)范所規(guī)定的物理層邏輯功倉(cāng)泛。圖2示意性地示出了根據(jù)本發(fā)明實(shí)施例的PCIE設(shè)備之間的PIPE接口直接連接方法所使用的PIPE直連控制模塊的邏輯狀態(tài)機(jī)。由此，圖2實(shí)際上示出了實(shí)現(xiàn)PIPE直連控制模塊3的一種具體實(shí)現(xiàn)方式。具體地說，圖2所示的邏輯狀態(tài)機(jī)實(shí)現(xiàn)的PIPE直連控制模塊3在同一時(shí)間對(duì)第一 PCIE設(shè)備I和第二 PCIE設(shè)備2執(zhí)行相同的操作。更具體地說，如圖2所示，PIPE直連控制模塊3的邏輯狀態(tài)機(jī)包括初始狀態(tài)SO至第十二狀態(tài)S12在內(nèi)的13個(gè)狀態(tài)。其中，初始狀態(tài)SO表示復(fù)位后的初始狀態(tài)，對(duì)應(yīng)LTSSM (Link Training andStatus State Machine,鏈路訓(xùn)練與狀態(tài)機(jī)器,用于控制物理層,進(jìn)而控制鏈路)的Detect.Quiet狀態(tài)。PhyStatus=I,等待NI (第一停留時(shí)間參數(shù))拍，到達(dá)第一狀態(tài)SI。其中，需要說明的是，這個(gè)狀態(tài)下PhyStatus為I不是表示PHY返回的響應(yīng),而是PIPE規(guī)范規(guī)定復(fù)位后PhyStatus的初始狀態(tài)為I。在第一狀態(tài)SI中，PhyStatus置為0，RxEleIdle置為0，滿足非鏈路空閑的條件，使LTSSM進(jìn)入Detect. Active狀態(tài)。在這個(gè)狀態(tài)下，PhyStatus置O的目的是PCIE規(guī)范規(guī)定的鏈路訓(xùn)練狀態(tài)機(jī)從Detect. Quiet到Detect. Active的條件是檢測(cè)到PhyStatus的下降沿并且RxElecIdle無效。
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第二狀態(tài)S2對(duì)應(yīng)LTSSM的Detect. Active狀態(tài)，等待N2 (第二停留時(shí)間參數(shù))拍，到達(dá)第三狀態(tài)S3。在第三狀態(tài)S3 中，PhyStatus 置為 1，RxStatus[2:0]置為 3’ bOll JiMLTSSM從 Detect. Active 到 Polling. Active 的條件。具體地說，其中，“PhyStatus 置為 I,RxStatus[2:0]置為3’bOll”是PIPE規(guī)范中規(guī)定的“Receiver Detected”狀態(tài),表示已經(jīng)檢測(cè)到了對(duì)方的接收器，從而滿足從Detect. Active到Polling. Active的條件。第四狀態(tài)S4對(duì)應(yīng)Polling. Active以后的LTSSM狀態(tài)。第四狀態(tài)S4 —初始狀態(tài)SO :復(fù)位信號(hào)RESET#有效的時(shí)候回到初始狀態(tài)S0。第四狀態(tài)S4 —第五狀態(tài)S5的轉(zhuǎn)換條件為鏈路速率變化TxElecIdle& (Rate從O變到I)。在第五狀態(tài)S5中，等待NL (第三停留時(shí)間參數(shù))拍，到達(dá)第六狀態(tài)S6。在第六狀態(tài)S6中，PhyStatus置為1，完成鏈路速率變化的握手。第四狀態(tài)S4 —第七狀態(tài)S7的轉(zhuǎn)換條件為鏈路電源管理狀態(tài)發(fā)生變化，從LO或LOs到LI。其中，LO是PCIE協(xié)議定義的鏈路正常工作狀態(tài)，LOs和LI狀態(tài)是PICE協(xié)議定義的兩個(gè)鏈路低功耗狀態(tài)。在第七狀態(tài)S7中，等待NL (第三停留時(shí)間參數(shù))拍，到達(dá)第八狀態(tài)S8。在第八狀態(tài)S8中，PhyStatus置為1，完成鏈路狀態(tài)從LO或LOs到LI的握手。第四狀態(tài)S4 —第九狀態(tài)S9的轉(zhuǎn)換條件為鏈路電源管理狀態(tài)發(fā)生變化，從LI到LO 或 LOs 到 LO。在第九狀態(tài)S9中，等待NL拍，到達(dá)第十狀態(tài)SlO。在第十狀態(tài)SlO中，PhyStatus置為1，完成鏈路狀態(tài)從LI到LO或LOs到LO的握手。第四狀態(tài)S4 —第十一狀態(tài)Sll的轉(zhuǎn)換條件為在Pl狀態(tài)下檢測(cè)對(duì)方接收器，Powerdown=2b，10&TxDetectRx_rise。其中，TxDetectRx_rise 表不 PIPE 接口信號(hào)TxDetectRx/loopback信號(hào)從O變到I的上升沿。在第^^一狀態(tài)Sll中，等待NL (第三停留時(shí)間參數(shù))拍，到達(dá)第十二狀態(tài)S12。在第十二狀態(tài)S12中，PhyStatus置為1，RxStatus[2:0]置為3’ bOll，完成對(duì)方接收器的檢測(cè)。第六狀態(tài)S6、第八狀態(tài)S8、第十狀態(tài)SlO和第十二狀態(tài)S12這幾個(gè)狀態(tài)都是只停留一拍(用于生成一拍的PhyStatus脈沖)，然后無條件返回第四狀態(tài)S4。并且，狀態(tài)機(jī)在Detect. Quiet、Detect. Active、Polling. Active 這幾個(gè)狀態(tài)下操作，以使LTSSM在上述這幾個(gè)狀態(tài)之間正常的跳轉(zhuǎn)，從而完成鏈路訓(xùn)練。由此，上述狀態(tài)機(jī)可實(shí)現(xiàn)PIPE直連控制模塊3的一種具體實(shí)現(xiàn)結(jié)構(gòu)。在上述狀態(tài)機(jī)中，從介質(zhì)訪問控制層MAC看，從PIPE直連控制模塊3得到的控制信號(hào)與真實(shí)的PHY (物理編碼子層PCS和物理媒介適配層PMA)給介質(zhì)訪問控制層MAC的控制信號(hào)完全相同，也就是說本發(fā)明實(shí)施例能完全仿真介質(zhì)訪問控制層MAC和PHY(物理編碼子層PCS和物理媒介適配層PMA)之間的信號(hào)交互過程，因此能夠不需要真正的PHY (物理編碼子層PCS和物理媒介適配層PMA)。由此，本發(fā)明實(shí)施例所提供的邏輯(例如，通過一段可綜合的硬件描述語言Verilog代碼來提供相應(yīng)邏輯)模擬出的PHY (物理編碼子層PCS和物理媒介適配層PMA)的功能，以與PIPE接口進(jìn)行交互，使兩個(gè)PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，達(dá)到正常工作狀態(tài)。而且，對(duì)于確實(shí)需要通過PHY (物理編碼子層PCS和物理媒介適配層PMA)連接的PCIE設(shè)備，在ASIC芯片的仿真驗(yàn)證階段，由于PHY (物理編碼子層PCS和物理媒介適配層PMA)通常采用硬核實(shí)現(xiàn)，仿真用的PHY (物理編碼子層PCS和物理媒介適配層PMA)只是行為模型，對(duì)于驗(yàn)證控制邏輯來說不是必須部件。這種情況下也可以采用本發(fā)明提供的PIPE接口直接連接方法，將兩個(gè)PCIE控制器直接相連，而不需要PHY模型，這樣能夠大大提高仿真速度，加快芯片的驗(yàn)證。 此外，需要說明的是，說明書中的術(shù)語“第一”、“第二”、“第三”等描述僅僅用于區(qū)分說明書中的各個(gè)組件、元素、步驟等，而不是用于表示各個(gè)組件、元素、步驟之間的邏輯關(guān)系或者順序關(guān)系等?？梢岳斫獾氖?，雖然本發(fā)明已以較佳實(shí)施例披露如上，然而上述實(shí)施例并非用以限定本發(fā)明。對(duì)于任何熟悉本領(lǐng)域的技術(shù)人員而言，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種PCIE設(shè)備之間的PIPE接口直接連接方法，其特征在于包括將第一 PCIE設(shè)備和第二 PCIE設(shè)備通過PIPE直連控制模塊連接；其中所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2. O協(xié)議來與所述PIPE直連控制模塊進(jìn)行信號(hào)連接。
2.根據(jù)權(quán)利要求I所述的PCIE設(shè)備之間的PIPE接口直接連接方法，其特征在于，所述PIPE直連控制模塊通過控制邏輯向所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備提供控制信號(hào)，所述控制信號(hào)與物理編碼子層和物理媒介適配層給介質(zhì)訪問控制層的控制信號(hào)完全相同。
3.根據(jù)權(quán)利要求I或2所述的PCIE設(shè)備之間的PIPE接口直接連接方法，其特征在于，所述PIPE直連控制模塊在同一時(shí)間對(duì)所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備執(zhí)行相同的操作。
4.根據(jù)權(quán)利要求I或2所述的PCIE設(shè)備之間的PIPE接口直接連接方法，其特征在于，所述PIPE直連控制模塊模擬物理編碼子層和物理媒介適配層的功能，以與PIPE接口進(jìn)行交互，使所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，從而達(dá)到正常工作狀態(tài)。
5.根據(jù)權(quán)利要求I或2所述的PCIE設(shè)備之間的PIPE接口直接連接方法，其特征在于，所述PIPE接口直接連接方法用于芯片的仿真驗(yàn)證。
6.一種PIPE接口直接連接系統(tǒng)，其特征在于包括第一 PCIE設(shè)備、第二 PCIE設(shè)備以及PIPE直連控制模塊；其中第一 PCIE設(shè)備和第二 PCIE設(shè)備通過PIPE直連控制模塊連接；而且其中所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2. O協(xié)議來與所述PIPE直連控制模塊進(jìn)行信號(hào)連接。
7.根據(jù)權(quán)利要求I或2所述的PIPE接口直接連接系統(tǒng)，其特征在于，所述PIPE直連控制模塊通過控制邏輯向所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備提供控制信號(hào)，所述控制信號(hào)與物理編碼子層和物理媒介適配層給介質(zhì)訪問控制層的控制信號(hào)完全相同。
8.根據(jù)權(quán)利要求I或2所述的PIPE接口直接連接系統(tǒng)，其特征在于，所述PIPE直連控制模塊在同一時(shí)間對(duì)所述第一 PCIE設(shè)備和所述第二 PCIE設(shè)備執(zhí)行相同的操作。
9.根據(jù)權(quán)利要求I或2所述的PIPE接口直接連接系統(tǒng)，其特征在于，所述PIPE直連控制模塊模擬物理編碼子層和物理媒介適配層的功能，以與PIPE接口進(jìn)行交互，使所述第一PCIE設(shè)備和所述第二 PCIE設(shè)備能夠在滿足PCIE規(guī)范的情況下建立物理連接、通過PCIE規(guī)范規(guī)定的鏈路訓(xùn)練，從而達(dá)到正常工作狀態(tài)。
10.根據(jù)權(quán)利要求I或2所述的PIPE接口直接連接系統(tǒng)，其特征在于，所述PIPE接口直接連接系統(tǒng)用于芯片的仿真驗(yàn)證。
全文摘要
本發(fā)明提供了一種PCIE設(shè)備之間的PIPE接口直接連接方法和系統(tǒng)。根據(jù)本發(fā)明的PCIE設(shè)備之間的PIPE接口直接連接方法包括將第一PCIE設(shè)備和第二PCIE設(shè)備通過PIPE直連控制模塊連接；其中所述第一PCIE設(shè)備和所述第二PCIE設(shè)備均通過除了與物理編碼子層PCS和物理媒介適配層PMA的物理特性相關(guān)的三個(gè)信號(hào)之外的標(biāo)準(zhǔn)PIPE2.0協(xié)議來與所述PIPE直連控制模塊進(jìn)行信號(hào)連接。所述PIPE直連控制模塊通過控制邏輯向所述第一PCIE設(shè)備和所述第二PCIE設(shè)備提供控制信號(hào)，所述控制信號(hào)與物理編碼子層和物理媒介適配層給介質(zhì)訪問控制層的控制信號(hào)完全相同。
文檔編號(hào)H04L29/06GK102857518SQ20121037240
公開日2013年1月2日 申請(qǐng)日期2012年9月28日 優(yōu)先權(quán)日2012年9月28日
發(fā)明者韓文燕, 劉杰, 畢小建, 張琦濱, 汪爭(zhēng), 張亮, 劉亮 申請(qǐng)人:無錫江南計(jì)算技術(shù)研究所