專利名稱：高動態(tài)范圍子取樣架構(gòu)的制作方法
技術(shù)領域：
本發(fā)明的實施例大體上涉及一種系統(tǒng)、方法和設備，其實施用于具有背側(cè)照明的高速CMOS圖像傳感器的多行同時讀出方案。本發(fā)明的另一實施例大體上涉及一種系統(tǒng)、方法和設備，其實施高動態(tài)范圍子取樣架構(gòu)。本發(fā)明的又一實施例大體上涉及一種系統(tǒng)、方法和設備，其實施用于高性能CMOS圖像傳感器的算術(shù)計數(shù)器電路。
背景技術(shù)：
高速圖像傳感器已經(jīng)廣泛用于不同領域中的許多應用中，所述領域包含汽車領域、機器視覺領域以及專業(yè)視頻攝影的領域。高速圖像傳感器的發(fā)展進一步受到消費者市場對具有減少的滾動快門效應的高速慢動作視頻和正常高清晰度(HD)視頻的持續(xù)需求所驅(qū)動。具有背側(cè)照明的互補金屬氧化物半導體(“CMOS”)圖像傳感器在高端CMOS圖像市場中是主導的，因為其可組合高性能與成熟CMOS圖像傳感器工藝以用于大量生產(chǎn)。具有背側(cè)照明的CMOS圖像傳感器提供了針對高速下(即，對于60FPS的16. 7ms)的較好低光性能的較高敏感性的獨特優(yōu)點。此優(yōu)點使得具有背側(cè)照明的CMOS圖像傳感器對于不包含在照相應用中可用的閃光燈或頻閃燈的視頻應用是需要的。具有背側(cè)照明的CMOS圖像傳感器還提供了像素陣列的前側(cè)上的布線的更大靈活性，且可實施更復雜的布線以獲得更好性倉泛。

當前CMOS圖像傳感器上的高速架構(gòu)實施多通道列并行架構(gòu)，其中幀速率受到行時間限制，所述行時間界定為傳感器讀出陣列中的一行像素所花的時間。此行時間限制產(chǎn)生了高速圖像傳感器設計的瓶頸。此外，許多應用需要高動態(tài)范圍(HDR)來俘獲從夜視的KT1勒克斯到明亮日光或直接頂光的光條件的IO5勒克斯的場景照明范圍。此高動態(tài)范圍對應于至少IOOdB的動態(tài)范圍。當前的電荷耦合裝置(CCD)和CMOS傳感器無法實現(xiàn)此范圍，原因在于滿阱限制和通常約為6(T70dB的噪聲底限限制。需要高動態(tài)范圍傳感器設計來將CMOS圖像傳感器的應用擴展到高動態(tài)范圍領域中。列并行模/數(shù)(ADC)架構(gòu)由于與全局ADC架構(gòu)相比其在速度、功率和結(jié)構(gòu)噪聲減少方面較好的性能而已經(jīng)廣泛使用。列并行ADC結(jié)合較高級的CMOS技術(shù)提供了較好的功率消耗和面積效率，同時提供較復雜的圖像處理能力。

發(fā)明內(nèi)容
本文描述一種實施用于具有背側(cè)照明的高速CMOS圖像傳感器的多行同時讀出方案的系統(tǒng)、方法和設備。在一個實施例中，操作圖像傳感器的方法以獲取色彩像素陣列內(nèi)的圖像數(shù)據(jù)開始，且隨后同時讀出來自所述色彩像素陣列中的第一組多個行的所述圖像數(shù)據(jù)。在此實施例中，同時讀出來自所述第一組多個行的所述圖像數(shù)據(jù)包含同時地通過第一讀出電路選擇來自所述第一組的所述圖像數(shù)據(jù)的第一部分且通過第二讀出電路選擇來自所述第一組的所述圖像數(shù)據(jù)的第二部分。在此實施例中，來自所述第一組的所述圖像數(shù)據(jù)的所述第一和第二部分不同，且所述第一和第二讀出電路也不同。本文還描述一種實施高動態(tài)范圍子取樣(“HDR區(qū)間”)架構(gòu)的系統(tǒng)、方法和設備。在一個實施例中，使用包含像素陣列的圖像傳感器，所述像素陣列包含具有第一積分時間的第一超級行和具有第二積分時間的第二超級行。在此圖像傳感器中實施高動態(tài)范圍(HDR)區(qū)間算法的方法通過將來自第一超級行的圖像數(shù)據(jù)讀出到計數(shù)器中而開始。所述第一超級行是像素陣列的第一組多個行。隨后可將來自第一超級行的圖像數(shù)據(jù)乘以一因數(shù)以獲得經(jīng)相乘的數(shù)據(jù)。所述因數(shù)是第一積分時間與第二積分時間之間的比率。隨后將經(jīng)相乘的數(shù)據(jù)與預定數(shù)據(jù)進行比較。在此實施例中，將來自第二超級行的圖像數(shù)據(jù)讀出到計數(shù)器中。第二超級行是像素陣列的第二組多個行。如果經(jīng)相乘的數(shù)據(jù)大于預定數(shù)據(jù)，那么將來自第一超級行的經(jīng)相乘的數(shù)據(jù)存儲在計數(shù)器中。然而，如果經(jīng)相乘的數(shù)據(jù)小于預定數(shù)據(jù)，那么將來自第二超級行的圖像數(shù)據(jù)存儲在計數(shù)器中。本文還描述一種實施用于高性能CMOS圖像傳感器的算術(shù)計數(shù)器電路的系統(tǒng)和設備。在一個實施例中，所述算術(shù)計數(shù)器電路包含多個計數(shù)器級的多個觸發(fā)器，且所述多個計數(shù)器級的多個多路復用器耦合到所述多個觸發(fā)器。在此實施例中，所述多個多路復用器中的每一者接收控制信號，所述控制信號包含雙態(tài)觸發(fā)信號、保持信號、移位啟用信號和模式信號中的至少一者。所述控制信號選擇所述多個多路復用器中的每一者的輸出。在此實施例中，所述多個觸發(fā)器中的每一者基于從所述多個多路復用器接收的輸入而處于雙態(tài)觸發(fā)狀態(tài)、保持狀態(tài)、復位狀態(tài)和設定狀態(tài)中的一者。以上概述不包含本 發(fā)明的所有方面的詳盡列表。預期本發(fā)明包含可從上文概述的各種方面以及在以下具體實施方式
中揭示且在隨申請案一起提交的權(quán)利要求書中特定指出的那些方面的所有合適組合來實踐的所有系統(tǒng)、設備和方法。這些組合可具有在以上概述中未具體陳述的特定優(yōu)點。


在附圖的圖式中借助于實例而不是限制來說明本發(fā)明的實施例，附圖中相同參考指示相似元件。應注意，在本發(fā)明中對本發(fā)明的“一”或“一個”實施例的參考不一定是參考同一實施例，且其意味著至少一個。在圖中圖1說明根據(jù)本發(fā)明的一個實施例的實施多行同時讀出方案的背側(cè)照明成像系統(tǒng)的一個實例。圖2說明根據(jù)本發(fā)明的一個實施例的多行同時讀出方案中的像素陣列配置。圖3說明根據(jù)本發(fā)明的一個實施例的行控制時序?qū)嵤┓桨?。圖4說明根據(jù)本發(fā)明的一個實施例的行驅(qū)動器配置。圖5說明根據(jù)本發(fā)明的一個實施例的列多路復用器配置。圖6A說明針對常規(guī)傳感器的從2x2區(qū)間到全分辨率的模式改變的時序序列。
圖6B說明針對具有列A/D架構(gòu)的傳感器的從2x2區(qū)間到全分辨率的模式改變的時序序列。圖6C說明針對本發(fā)明的一個實施例的從2x2區(qū)間到全分辨率的模式改變的時序序列。圖7說明根據(jù)本發(fā)明的一個實施例的用于圖像傳感器的操作的過程的流程圖。圖8說明根據(jù)本發(fā)明的一個實施例的實施HDR區(qū)間陣列配置的成像系統(tǒng)的圖。圖9說明根據(jù)本發(fā)明的一個實施例的圖8中的HDR區(qū)間陣列的像素配置。圖10說明根據(jù)本發(fā)明的一個實施例的耦合到具有用于高速讀出的頂部和底部讀出架構(gòu)的列并行ADC架構(gòu)的像素電路的圖。圖11說明根據(jù)本發(fā)明的一個實施例的關于兩個積分時間配置的HDR區(qū)間算法的流程圖。圖12說明根據(jù)本發(fā)明的一個實施例的實施用于四個積分時間的HDR區(qū)間陣列配置的成像系統(tǒng)的圖。圖13說明根據(jù)本發(fā)明的一個實施例的圖12中的HDR區(qū)間陣列的像素配置。圖14說明根據(jù)本發(fā)明的一個實施例的具有四個積分時間的HDR區(qū)間算法的流程圖。圖15說明根據(jù)本發(fā)明的一個實施例在應用HDR區(qū)間算法之前個別積分時間t0、tl、t2和t3的輸出響應 的曲線圖。圖16說明根據(jù)本發(fā)明的一個實施例在應用HDR區(qū)間算法之后的最終響應曲線和對應的信噪比(SNR)。圖17說明根據(jù)本發(fā)明的一個實施例的不同分數(shù)因數(shù)的最終SNR曲線。圖18說明第一常規(guī)單斜率ADC架構(gòu)。圖19說明第二常規(guī)單斜率ADC架構(gòu)。圖20說明具有向上和向下計數(shù)的第一常規(guī)計數(shù)器配置。圖21說明第二常規(guī)計數(shù)器配置。圖22說明展示在圖21的第二常規(guī)計數(shù)器配置中出現(xiàn)的保持問題的時序圖。圖23說明第三常規(guī)計數(shù)器配置。圖24說明展示在圖23的第三常規(guī)計數(shù)器配置中數(shù)據(jù)被破壞之后的數(shù)據(jù)恢復的時序圖。圖25說明根據(jù)本發(fā)明的一個實施例的算術(shù)計數(shù)器的圖。圖26說明根據(jù)本發(fā)明的一個實施例的在計數(shù)器模式中的算術(shù)計數(shù)器的圖。圖27說明根據(jù)本發(fā)明的一個實施例的在反轉(zhuǎn)模式中的算術(shù)計數(shù)器的圖。圖28說明根據(jù)本發(fā)明的一個實施例的在移位模式中的算術(shù)計數(shù)器的圖。圖29說明根據(jù)本發(fā)明的一個實施例的在保持模式中的算術(shù)計數(shù)器的圖。圖30說明根據(jù)本發(fā)明的一個實施例的加法運算的時序圖。圖31說明根據(jù)本發(fā)明的一個實施例的減法運算的時序圖。圖32說明根據(jù)本發(fā)明的一個實施例的乘法運算的時序圖。圖33說明根據(jù)本發(fā)明的一個實施例的除法運算的時序圖。圖34說明根據(jù)本發(fā)明的一個實施例的具有向上計數(shù)的數(shù)字相關雙取樣(CDS)的時序圖。圖35說明根據(jù)本發(fā)明的一個實施例的具有向下計數(shù)的數(shù)字相關雙取樣(CDS)的時序圖。圖36說明根據(jù)本發(fā)明的一個實施例的行求和的時序圖。圖37說明根據(jù)本發(fā)明的一個實施例的具有可編程初始值的算術(shù)計數(shù)器級的圖。圖38說明根據(jù)本發(fā)明的一個實施例的鎖存器型第一級示意圖的圖。圖39說明根據(jù)本發(fā)明的一個實施例的具有鎖存器型第一級的計數(shù)器的時序圖。圖40說明根據(jù)本發(fā)明的一個實施例的具有LSB補償?shù)慕?jīng)修改鎖存器型第一級的圖。圖41說明根據(jù)本發(fā)明的一個實施例的具有真實互補譯碼的經(jīng)修改鎖存器型第一級的圖。圖42說明根據(jù)本發(fā)明的一個實施例的經(jīng)簡化計數(shù)器級的圖。
具體實施例方式在以下描述中，陳述許多具體細節(jié)。然而應了解，可在沒有這些具體細節(jié)的情況下實踐本發(fā)明的實施例。在其它實例中，未展示眾所周知的電路、結(jié)構(gòu)和技術(shù)以免混淆對本描述的理解。以下描述劃分為三個部分。部分I描述用于具有背側(cè)照明的高速CMOS圖像傳感器的多行同時讀出方案。 部分II描述高動態(tài)范圍子取樣架構(gòu)。部分III描述用于高性能CMOS圖像傳感器的算術(shù)計數(shù)器電路、配置和應用。
_0] 部分1:用于具有背側(cè)照明的高速CMOS圖像傳感器的多行同時讀出方案為了改善具有背側(cè)照明的CMOS圖像傳感器的幀速率，本發(fā)明提供一種新的讀出架構(gòu)，其中同時讀出多行像素，使得行時間顯著減少。圖1說明根據(jù)本發(fā)明的一個實施例的實施多行同時讀出方案的背側(cè)照明成像系統(tǒng)100的一個實例。在此實施例中，說明兩行同時讀出方案,但應了解,可實施兩行或兩行以上同時讀出方案。在圖1中說明的實施例中，使用雙共享像素，其提供較高的總體性能。然而，本發(fā)明的一些實施例可實施例如傳統(tǒng)像素4T和3T等其它像素結(jié)構(gòu)。此外，圖1說明具有頂部和底部讀出架構(gòu)的列并行架構(gòu)。然而，在一些實施例中，可實施其它讀出架構(gòu)(即，列串行讀出或多通道讀出)。如圖1中說明，成像系統(tǒng)100包含色彩像素陣列101、頂部讀出電路1021和底部讀出電路1022、功能邏輯111以及控制電路112。像素陣列101是成像像素(例如，像素P1、P2、…、Pn)的二維(“2D”)陣列,其具有X數(shù)目個像素列和Y數(shù)目個像素行。在一個實施例中，每一像素是互補金屬氧化物半導體(“CMOS”)成像像素。像素陣列101可實施為背側(cè)照明圖像像素陣列。如所說明，每一像素布置到一行(例如，行Rl到Ry)和一列(例如，列Cl到Cx)中以獲取人、地點或?qū)ο蟮膱D像數(shù)據(jù)，所述圖像數(shù)據(jù)隨后可用以再現(xiàn)所述人、地點或?qū)ο蟮?D圖像。色彩像素陣列101還可稱為濾色器陣列(“CFA”)。CFA可使用多種技術(shù)來俘獲色彩圖像數(shù)據(jù)，所述技術(shù)包含加性過濾器和減性過濾器。舉例來說，色彩像素陣列101可實施為拜耳(Bayer)圖案或紅、綠和藍加性過濾器的馬賽克(例如，RGB、RGBG或GRGB)或青、洋紅、黃和關鍵色(黑)減性過濾器的濾色器圖案(例如，CMYK)。也可使用其它CFA，例如紅、綠、藍和翠綠過濾器的馬賽克(例如，RGBE)、青、黃、綠和洋紅過濾器的濾色器圖案(例如，CYGM)、青、洋紅、黃和白過濾器的濾色器圖案(例如，CMYff)、紅、綠、藍和白過濾器的濾色器圖案(例如，RGBff)、這些的組合，或者其它情況。在每一像素已獲取其圖像數(shù)據(jù)或圖像電荷之后，圖像數(shù)據(jù)由頂部讀出電路102i和底部讀出電路1022分別經(jīng)由讀出列IOS1和1032而讀出。頂部讀出電路102i和底部讀出電路1022分別包含多路復用器(“MUX”)電路KM1和1042、包含多個放大器的放大電路105!和1052、模/數(shù)轉(zhuǎn)換器(“ADC” ) 106!和1062、存儲器單元IOT1和IOl2,以及全局放大器IlO1和1102。放大電路1051和1052兩者耦合到色彩像素陣列110的讀出列以分別經(jīng)由MUX電路KM1和1042讀出每一列上的圖像數(shù)據(jù)。在一個實施例中，圖像數(shù)據(jù)經(jīng)讀出為每一讀出列上的模擬電壓電平。隨后將讀出圖像數(shù)據(jù)依序地提供到ADC 1061和1062、存儲器1071和1072以及用于放大的全局放大器^(^和1102。在放大之后，將讀出圖像數(shù)據(jù)傳送到功能邏輯111，功能邏輯111可存儲圖像數(shù)據(jù)或可通過應用后圖像效果(例如，裁剪、旋轉(zhuǎn)、移除紅眼、調(diào)整亮度、調(diào)整對比度，或其它)來操縱圖像數(shù)據(jù)。本發(fā)明的實施例使用MUX電路KM1和1042來將列讀出線(例如，圖1中的pixoutO和pixoutl)引導到放大電路IOS1和1052。如圖1所示,來自兩個鄰近列的列讀出線輸入到兩個單獨的MUX :—個來自頂部MUX電路KM1，且一個來自底部MUX電路1042。從功能觀點來看，MUX電路KM1和1042也可視為包含列讀出線。在說明的實施例中，放大電路IOS1和1052中的放大器中的每一者讀出與一列像素(以及相關聯(lián)列中的所有行的像素)相關聯(lián)的圖像數(shù)據(jù)。如下文論述，在MUX電路KM1和1042中，與給定列相關聯(lián)的頂部和底部MUX可同時選擇交替的讀出線以用于同一行地址(例如，行〈η〉)。(參見圖5)?？刂齐娐?12耦合到像素陣列101以及MUX電路KM1和1042以控制像素陣列101以及MUX電路KM1和1042的操作 特性。舉例來說，控制電路112可作為用于配置MUX電路KM1和1042的解碼器以及用于色彩像素陣列101的行選擇器來操作。控制電路112可執(zhí)行用于確定在給定時間選擇哪些行/列以及經(jīng)由MUX電路KM1和1042耦合哪一放大電路1051和1052的邏輯。所執(zhí)行的邏輯可表示可執(zhí)行代碼(例如，軟件或固件)、硬件邏輯或兩者的組合。控制電路112內(nèi)包含的其它功能性可包含產(chǎn)生復位信號和快門信號以用于控制圖像獲取。在一實施例中，快門信號是滾動快門信號，借此在連續(xù)的獲取窗期間依序地啟用一組多個行。在一個實施例中，單位單元108包含兩個共享像素，其在圖1中垂直地放置。所述兩個共享像素共享同一像素輸出(即，在圖1中以水平線說明)，其可連接到用于每一列像素的兩條位線中的一者。這兩條位線在本文中也可稱為列讀出線，其在圖1中說明為pixoutO和pixoutl。在此實施例中，一個單位單元108可互換地連接到與一鄰近單位單元不同的位線。在像素讀出期間，以虛線圈出的邏輯單位單元109經(jīng)界定且從物理單位單元108移位一個像素。這避免了兩個像素同時共享同一浮動擴散讀出。因此，同時讀出將不被中斷，因為一個邏輯單位單元109內(nèi)的兩個像素具有不同的浮動擴散。因此，同一邏輯單位單元109內(nèi)的兩行像素(例如，圖1中的行<n>)能夠被同時讀出。如圖1中說明，為了同時處理兩行的數(shù)據(jù)(也稱為一超級行，例如圖1中的行<n>)，將MUX電路KM1和1042中包含的一個4輸入2輸出MUX的每一輸出輸入到作為放大電路IOS1和1052的列放大級、作為ADC 106!和1062的列ADC以及存儲器單元IOT1和1072。換句話說，列放大增益級、列ADC以及存儲器單元處于一個列的間距中以同時處理兩行的數(shù)據(jù)。例如位線偏置等其它列電路也可放置于每像素兩個的間距中。如圖1所示，每一 4輸入2輸出模擬MUX放置于頂部讀出電路102i和底部讀出電路1022中的像素陣列的頂部和底部處的列的末端處。MUX的功能是選擇用于頂部和底部讀出的正確的色彩像素信號。舉例來說，可將G1/G2引導到頂部讀出，且可將B/R引導到底部讀出。頂部和底部數(shù)據(jù)兩者被讀出到全局讀出總線，且可進一步在數(shù)字塊或功能邏輯111中合并且處理。本發(fā)明的此實施例提供高速優(yōu)點，因為在指向超級行(例如，行<n>)的一個行地址指針處，存在同時讀出的兩行像素。因此，關于行讀出時間，陣列中的總行數(shù)目減半。因此，如果行讀出時間主導了整個行時間，那么幀速率改善可加倍。此實施例的另一優(yōu)點是支持全分辨率與2x2區(qū)間化(binning)之間的真實無縫模式轉(zhuǎn)變。換句話說，在轉(zhuǎn)變期間將沒有所得的壞幀。此外，對模式改變的要求保持在最小，其中不需要行讀出和快門時序上的改變。此實施例的又一優(yōu)點是，色彩數(shù)據(jù)輸出序列可通過數(shù)字塊來容易地再布置，因為所述兩行讀出是在拜耳圖案的一個單位中。因此，不需要行數(shù)字存儲器。如上文論述，雖然圖1中的實施例是基于兩行同時讀出，但實施例可經(jīng)擴展為包含較大數(shù)目的多行同時讀出。在包含較大數(shù)目的多行同時讀出的實施例中，包含多個像素輸出總線(例如，列讀出線)。舉例來說，對于四行同時讀出，需要每像素4個像素輸出總線，且對于八行同時讀出，需要每像素8個像素輸出總線，等等。在前側(cè)照明(FSI)技術(shù)的情況下，變得難以具有每像素大量的像素輸出總線。在背側(cè)照明(BSI)技術(shù)的情況下，在前側(cè)允許較復雜的布線，而不會犧牲像素性能，從而使多行同時讀出成為可行的實施方案。像素實施方案、行驅(qū)動器和時序圖2說明根據(jù)本發(fā)明的一個實施例的多行同時讀出方案中的像素陣列的一個實施例。在圖2中的實施例 中，使用兩個共享的無行選擇像素作為實例。在另一實施例中，可使用其它像素結(jié)構(gòu)和變型。一個邏輯單位單元109(以虛線圈出)包含兩個像素，所述兩個像素具有相同的行解碼器地址(例如，行<n>)且共享同一行驅(qū)動器信號、同一傳送(TX)線以及同一復位(RST)和設定(RS)信號。在圖2中，像素布置為兩列(例如，列Cl和C2)和六行(例如，行R1、R2…R6)。每一像素電路的所說明實施例包含光電二極管H)、傳送晶體管Tl、復位晶體管T2以及選擇晶體管T3。在操作期間，傳送晶體管Tl接收傳送信號TX，其將累積于光電二極管ro中的電荷傳送到浮動擴散節(jié)點FD。在一個實施例中，浮動擴散節(jié)點FD可耦合到用于臨時存儲圖像電荷的存儲電容器。在兩行同時讀出實施例中，每兩行像素花費一個讀出循環(huán)來讀出整個兩行數(shù)據(jù)。如圖2中說明，邏輯單元109中的兩個共享像素中的傳送晶體管Tl兩者接收同一傳送信號TX (例如，TX〈n>)。復位晶體管Τ2耦合于設定信號RS與浮動擴散節(jié)點FD之間以在復位信號RST和設定信號RS的控制下復位像素(例如，對FD和H)進行放電或充電)。浮動擴散節(jié)點FD經(jīng)耦合以控制選擇晶體管T3的柵極。選擇晶體管T3耦合于電力軌VDD與讀出列線之間?；谠谶x擇晶體管T3的控制柵極處的FD，選擇晶體管T3將像素電路的輸出選擇性地耦合到讀出列線。在一個實施例中，TX信號、RST信號以及RS信號由控制電路112產(chǎn)生。圖3說明根據(jù)本發(fā)明的一個實施例的行控制時序圖。具體來說，圖3中的行控制時序圖是用于包含如圖2中說明的無行選擇像素的像素陣列101的實施例的樣本行時序。對于其它類型的像素，時序圖可不同。如圖2中說明，在一個邏輯單位單元109中，RST和RS晶體管(T2和T3)不同，但邏輯單位單元109中的像素共享同一 TX線。因此，參見圖3，針對RS和RST信號在同時選擇行<n>和行<n+l>且給所述行加脈沖，但針對TX信號僅選擇行<n>。圖4說明根據(jù)本發(fā)明的一個實施例的行驅(qū)動器配置。來自圖1的控制邏輯112可包含如圖4中說明的行驅(qū)動器。所述行驅(qū)動器可包含多個“與”門、“或”門和放大器以將RS、RST和TX信號輸出到像素陣列101。圖4中說明的行驅(qū)動器具有如圖3中說明的控制時序。列實施方案圖5說明根據(jù)本發(fā)明的一個實施例的列多路復用器配置。如圖1所示，每兩個列需要一個模擬4輸入2輸出MUX KM1以選擇將針對頂部通道讀出的正確色彩像素，且每兩個列需要一個模擬4輸入2輸出MUX 1042以選擇將針對底部通道讀出的正確色彩像素。舉例來說，綠像素(Gl和G2)可到達頂部通道，同時藍⑶和紅(R)到達底部通道。在一些實施例中，行地址的最后一位可用以產(chǎn)生校正控制邏輯，以便區(qū)分偶數(shù)和奇數(shù)行地址。如上文論述，需要在每像素兩個的間距中放置其它列電路，例如位線偏置、列放大放大器(放大電路)1(^和1052、列ADC IOei和1062以及存儲器單元IOei和1062。此外，可能需要用于放大器的交錯布局和用于電容器的互數(shù)字化布局來減少綠像素(G1/G2)失配。真實無縫2x2區(qū)間化圖6A到6C 說明針對常規(guī)傳感器(圖6A)、針對具有列ADC架構(gòu)的傳感器(圖6B)和針對本發(fā)明的一個實施例(圖6C)的從2x2區(qū)間到全分辨率的模式改變的時序序列。無縫2x2區(qū)間化意味著在全分辨率模式與2x2區(qū)間化模式之間切換時的積分時間上沒有差異，且反之亦然。如針對常規(guī)傳感器的圖6A中的時序序列所示，在將模式從2x2區(qū)間改變到全分辨率之后，針對四個連續(xù)行的積分時間tl、t2、t3和t4不同。因此，常規(guī)傳感器產(chǎn)生需要丟棄的壞幀。因此，常規(guī)傳感器的轉(zhuǎn)變不是無縫的。關于具有列ADC架構(gòu)的傳感器，tl、t2、t3和t4可相同，但需要三個關鍵要求以便實現(xiàn)此無縫模式改變(I)應恰在讀出時序之后的快門時序處改變垂直行的次序，(2)應獨立地控制快門脈沖和讀出脈沖，以及(3)應在實際模式改變之前一個幀通過設定串行通信來切換所述兩個模式。這些要求對具有列ADC架構(gòu)的傳感器增加了復雜性和約束，且因此這種傳感器不實現(xiàn)完美的無縫模式改變實施方案。如圖6C中所示，在兩行同時讀出架構(gòu)的一個實施例中，由于同時讀出兩行像素且所述兩行共享同一 TX，因此在用于讀出階段和快門階段兩者的時序序列中沒有差異。如圖6C中所示，TX序列在整個轉(zhuǎn)變周期中是相同的。因此，tl等于t2，且不需要任何額外的時序控制或序列來實現(xiàn)積分時間上的此相等性。因此，與具有圖6B所示的時序序列的傳感器相反，本發(fā)明的此實施例實現(xiàn)完美的無縫模式改變。幀速率計算參見以下表I和表2，針對不同大小的像素陣列計算幀速率。表I呈現(xiàn)全分辨率下的常規(guī)讀出的幀速率，且表2呈現(xiàn)根據(jù)本發(fā)明的一個實施例的兩行讀出的幀速率。
權(quán)利要求
1.一種在具有像素陣列的圖像傳感器中實施高動態(tài)范圍HDR區(qū)間算法的方法，所述像素陣列具有像素行和列，所述像素陣列包含第一和第二超級行，所述第一超級行具有第一積分時間且所述第二超級行具有第二積分時間，所述方法包括將來自所述第一超級行的圖像數(shù)據(jù)讀出到計數(shù)器中，所述第一超級行是所述像素陣列的第一組多個行；將來自所述第一超級行的所述圖像數(shù)據(jù)乘以一因數(shù)以獲得經(jīng)相乘的數(shù)據(jù)，所述因數(shù)是所述第一積分時間與所述第二積分時間之間的比率；將所述經(jīng)相乘的數(shù)據(jù)與預定數(shù)據(jù)進行比較；將來自所述第二超級行的圖像數(shù)據(jù)讀出到所述計數(shù)器中，所述第二超級行是所述像素陣列的第二組多個行；以及如果所述經(jīng)相乘的數(shù)據(jù)大于所述預定數(shù)據(jù)，那么將來自所述第一超級行的所述經(jīng)相乘的數(shù)據(jù)存儲在所述計數(shù)器中，且如果所述經(jīng)相乘的數(shù)據(jù)小于所述預定數(shù)據(jù)，那么將來自所述第二超級行的所述圖像數(shù)據(jù)存儲在所述計數(shù)器中。
2.根據(jù)權(quán)利要求1所述的方法，其中所述計數(shù)器是算術(shù)計數(shù)器。
3.根據(jù)權(quán)利要求1所述的方法，其中所述因數(shù)是2的倍數(shù)。
4.根據(jù)權(quán)利要求2所述的方法，其中由所述算術(shù)計數(shù)器使用移位功能來執(zhí)行所述圖像數(shù)據(jù)的乘法。
5.根據(jù)權(quán)利要求1所述的方法，其中將所述經(jīng)相乘的數(shù)據(jù)與所述預定數(shù)據(jù)進行比較包括如果所述經(jīng)相乘的數(shù)據(jù)大于所述預定數(shù)據(jù)，那么將所述計數(shù)器設定于保持狀態(tài)中，以及如果所述經(jīng)相乘的數(shù)據(jù)小于所述預定數(shù)據(jù)，那么清除所述計數(shù)器且將所述計數(shù)器設定于讀取狀態(tài)中。
6.根據(jù)權(quán)利要求5所述的方法，其中在所述保持狀態(tài)中，所述算術(shù)計數(shù)器丟棄在下一讀取操作中獲得的圖像數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的方法，其中在所述讀取狀態(tài)中，所述算術(shù)計數(shù)器經(jīng)設定以存儲在所述下一讀取操作中獲得的所述圖像數(shù)據(jù)。
8.根據(jù)權(quán)利要求1所述的方法，其中所述第一超級行是所述像素陣列的兩行，且所述第二超級行是所述像素陣列的兩個后續(xù)行。
9.根據(jù)權(quán)利要求1所述的方法，其進一步包括將存儲在所述計數(shù)器中的所述數(shù)據(jù)輸出到存儲器單元。
10.根據(jù)權(quán)利要求8所述的方法，其中所述存儲器單元是SRAM。
11.根據(jù)權(quán)利要求1所述的方法，其中所述預定數(shù)據(jù)是經(jīng)設定為飽和電平的3/4的經(jīng)掩蔽的數(shù)據(jù)。
12.—種在具有像素陣列的圖像傳感器中實施高動態(tài)范圍HDR區(qū)間算法的方法，所述像素陣列具有像素行和列，所述像素陣列包含具有第一積分時間的第一超級像素、具有第二積分時間的第二超級像素、具有第三積分時間的第三超級像素以及具有第四積分時間的第四超級像素，所述方法包括同時地將來自所述第一超級像素的圖像數(shù)據(jù)讀出到第一計數(shù)器中且將來自所述第三超級像素的圖像數(shù)據(jù)讀出到第二計數(shù)器中； 同時地將來自所述第一超級像素的所述圖像數(shù)據(jù)乘以一因數(shù)以獲得第一經(jīng)相乘的圖像數(shù)據(jù)且將來自所述第三超級像素的所述圖像數(shù)據(jù)乘以所述因數(shù)以獲得第三經(jīng)相乘的圖像數(shù)據(jù)； 將所述第一和第三經(jīng)相乘的數(shù)據(jù)與第一預定數(shù)據(jù)進行比較； 同時地將來自所述第二超級像素的圖像數(shù)據(jù)讀出到所述第一計數(shù)器中且將來自所述第四超級像素的圖像數(shù)據(jù)讀出到所述第二計數(shù)器中； 如果所述第一經(jīng)相乘的數(shù)據(jù)大于所述第一預定數(shù)據(jù)，那么將來自所述第一超級像素的所述圖像數(shù)據(jù)存儲在所述第一計數(shù)器中，且如果所述第一經(jīng)相乘的數(shù)據(jù)小于所述第一預定數(shù)據(jù)，那么將來自所述第二超級像素的所述圖像數(shù)據(jù)存儲在所述第一計數(shù)器中，且如果所述第三經(jīng)相乘的數(shù)據(jù)大于所述第一預定數(shù)據(jù)，那么將來自所述第三超級像素的所述圖像數(shù)據(jù)存儲在所述第二計數(shù)器中，且如果所述第三經(jīng)相乘的數(shù)據(jù)小于所述第一預定數(shù)據(jù)，那么將來自所述第四超級像素的所述圖像數(shù)據(jù)存儲在所述第二計數(shù)器中； 將存儲在所述第一計數(shù)器中的數(shù)據(jù)乘以所述因數(shù)的2次冪以獲得輸出數(shù)據(jù)；以及 如果所述輸出數(shù)據(jù)大于所述第二預定數(shù)據(jù)，那么輸出所述輸出數(shù)據(jù)，且如果所述輸出數(shù)據(jù)小于所述第二預定數(shù)據(jù)，那么輸出存儲在所述第二計數(shù)器中的所述數(shù)據(jù)。
13.根據(jù)權(quán)利要求12所述的方法，其中所述第一和第二計數(shù)器是算術(shù)計數(shù)器。
14.根據(jù)權(quán)利要求12所述的方法，其中所述因數(shù)是2的倍數(shù)。
15.根據(jù)權(quán)利要求12所述的方法，其中將所述第一和第三經(jīng)相乘的數(shù)據(jù)與經(jīng)掩蔽的數(shù)據(jù)進行比較包括 如果所述第一經(jīng)相乘的數(shù)據(jù)大于所述經(jīng)掩蔽的數(shù)據(jù)，那么將所述第一計數(shù)器設定于保持狀態(tài)中，且如果所述第三經(jīng)相乘的數(shù)據(jù)大于所述經(jīng)掩蔽的數(shù)據(jù)，那么將所述第二計數(shù)器設定于保持狀態(tài)中，以及 如果所述第一經(jīng)相乘的數(shù)據(jù)小于所述經(jīng)掩蔽的數(shù)據(jù)，那么清除所述第一計數(shù)器且將所述第一計數(shù)器設定于讀取狀態(tài)中，且如果所述第三經(jīng)相乘的數(shù)據(jù)小于所述經(jīng)掩蔽的數(shù)據(jù)，那么清除所述第二計數(shù)器且將所述第二計數(shù)器設定于讀取狀態(tài)中。
16.根據(jù)權(quán)利要求15所述的方法，其中在所述保持狀態(tài)中，所述第一和第二計數(shù)器丟棄在下一讀取操作中獲得的圖像數(shù)據(jù)。
17.根據(jù)權(quán)利要求15所述的方法，其中在所述讀取狀態(tài)中，所述第一和第二計數(shù)器經(jīng)設定以存儲在所述下一讀取操作中獲得的所述圖像數(shù)據(jù)。
18.根據(jù)權(quán)利要求12所述的方法，其中 所述第一超級像素包含所述像素陣列的鄰近于所述第三超級像素中的像素的列中的像素，且 所述第二超級像素包含所述像素陣列的鄰近于所述第四超級像素中的像素的列中的像素。
19.根據(jù)權(quán)利要求12所述的方法，其中所述第一、第二、第三和第四超級像素各自包含四個像素。
20.根據(jù)權(quán)利要求12所述的方法，其中所述因數(shù)是所述第一積分時間與所述第二積分時間之間的比率。
21.根據(jù)權(quán)利要求12所述的方法，其進一步包括將所述輸出數(shù)據(jù)和存儲在所述第二計數(shù)器中的所述數(shù)據(jù)中的一者輸出到數(shù)字接口。
22.根據(jù)權(quán)利要求12所述的方法，其中所述第一預定數(shù)據(jù)是經(jīng)設定為飽和電平的3/4的經(jīng)掩蔽的數(shù)據(jù)。
23.根據(jù)權(quán)利要求12所述的方法，其中所述第二預定數(shù)據(jù)是經(jīng)設定為飽和的3/4乘以所述因數(shù)的經(jīng)掩蔽的數(shù)據(jù)。
24.一種列并行模/數(shù)轉(zhuǎn)換器ADC，其耦合到具有像素行和列的像素陣列，所述像素陣列包含具有第一積分時間的第一超級行和具有第二積分時間的第二超級行，所述列并行ADC包括 放大電路，其經(jīng)耦合以接收來自像素陣列的輸出，所述放大電路包含具有用于偏移消除的復位開關的列放大器，來自所述像素陣列的所述輸出是來自所述第一超級行的圖像數(shù)據(jù)和來自所述第二超級行的圖像數(shù)據(jù)中的至少一者； 比較器，其經(jīng)耦合以接收來自斜坡產(chǎn)生器的斜坡信號和所述列放大器的輸出；以及 計數(shù)器，其經(jīng)耦合以接收所述比較器的輸出且具有用于偏移消除的復位開關，所述計數(shù)器經(jīng)耦合以 將來自所述第一超級行的所述圖像數(shù)據(jù)乘以一因數(shù)以獲得經(jīng)相乘的數(shù)據(jù)，所述因數(shù)是所述第一積分時間與所述第二積分時間之間的比率， 在所述經(jīng)相乘的數(shù)據(jù)大于預定數(shù)據(jù)的情況下存儲來自所述第一超級行的所述經(jīng)相乘的數(shù)據(jù),且 在所述經(jīng)相乘的數(shù)據(jù)小于所述預定數(shù)據(jù)的情況下存儲來自所述第二超級行的所述圖像數(shù)據(jù)。
25.根據(jù)權(quán)利要求24所述的列并行ADC，其中所述第一超級行是所述像素陣列的第一組多個行，且其中所述第二超級行是所述像素陣列的第二組多個行。
26.根據(jù)權(quán)利要求24所述的列并行ADC，其中所述計數(shù)器是算術(shù)計數(shù)器。
27.根據(jù)權(quán)利要求24所述的列并行ADC，其進一步包括 存儲器單元，其經(jīng)耦合以存儲所述計數(shù)器的輸出。
28.根據(jù)權(quán)利要求27所述的列并行ADC，其中所述存儲器單元是SRAM。
全文摘要
本發(fā)明描述一種在包含像素陣列的圖像傳感器中實施高動態(tài)范圍區(qū)間算法的方法，所述像素陣列帶有具有第一積分時間的第一超級行和具有第二積分時間的第二超級行。所述方法通過將來自所述第一超級行的圖像數(shù)據(jù)讀出到計數(shù)器中而開始。將來自所述第一超級行的圖像數(shù)據(jù)乘以一因數(shù)以獲得經(jīng)相乘的數(shù)據(jù)。所述因數(shù)是所述第一積分時間與所述第二積分時間之間的比率。隨后將所述經(jīng)相乘的數(shù)據(jù)與預定數(shù)據(jù)進行比較。將來自所述第二超級行的圖像數(shù)據(jù)讀出到所述計數(shù)器中。如果所述經(jīng)相乘的數(shù)據(jù)大于所述預定數(shù)據(jù)，那么將來自所述第一超級行的所述經(jīng)相乘的數(shù)據(jù)存儲在所述計數(shù)器中。如果不大于，那么存儲來自所述第二超級行的所述圖像數(shù)據(jù)。還描述了其它實施例。
文檔編號H04N5/378GK103051847SQ20121038502
公開日2013年4月17日 申請日期2012年10月11日 優(yōu)先權(quán)日2011年10月11日
發(fā)明者莫要武, 徐辰, 瞿旻, 駱曉東, 吳東暉 申請人:全視科技有限公司