針對(duì)adc高速采樣數(shù)據(jù)流接收的裝置制造方法
【專利摘要】本發(fā)明屬于信號(hào)處理技術(shù)，尤其涉及一種針對(duì)ADC高速采樣數(shù)據(jù)流進(jìn)行接收的裝置。本發(fā)明的針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置，包括ADC轉(zhuǎn)換器、LVDS接收機(jī)和數(shù)據(jù)重排模塊，LVDS接收機(jī)分別與ADC轉(zhuǎn)換器、數(shù)據(jù)重排模塊連接。本發(fā)明針對(duì)數(shù)字示波器高速采樣數(shù)據(jù)流進(jìn)行接收，電路結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)接收準(zhǔn)確。
【專利說(shuō)明】針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于信號(hào)處理技術(shù)，尤其涉及一種針對(duì)ADC高速采樣數(shù)據(jù)流進(jìn)行接收的裝置。
【背景技術(shù)】
[0002]示波表高速采樣產(chǎn)生的高速數(shù)據(jù)流需要被快速接收并按照需要的方式進(jìn)行存儲(chǔ)，因此需要一個(gè)高速緩存區(qū)存儲(chǔ)需要處理顯示的波形數(shù)據(jù)，數(shù)據(jù)接收功能需要通過(guò)復(fù)雜的數(shù)字電路實(shí)現(xiàn)，現(xiàn)有技術(shù)很難實(shí)現(xiàn)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的技術(shù)效果能夠克服上述缺陷，提供一種針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置，其針對(duì)ADC高速采樣數(shù)據(jù)流進(jìn)行接收和存儲(chǔ)。
[0004]為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:其包括ADC轉(zhuǎn)換器、LVDS接收機(jī)和數(shù)據(jù)重排模塊，LVDS接收機(jī)分別與ADC轉(zhuǎn)換器、數(shù)據(jù)重排模塊連接。
[0005]ADC轉(zhuǎn)換器設(shè)置兩個(gè)。
[0006]本發(fā)明針對(duì)數(shù)字示波器高速采樣數(shù)據(jù)流進(jìn)行接收，電路結(jié)構(gòu)簡(jiǎn)單，數(shù)據(jù)接收準(zhǔn)確?！緦＠綀D】

【附圖說(shuō)明】
[0007]圖1為本發(fā)明的模塊結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0008]本發(fā)明的針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置包括兩個(gè)ADC轉(zhuǎn)換器、一個(gè)LVDS接收機(jī)和一個(gè)數(shù)據(jù)重排模塊，LVDS接收機(jī)分別與ADC轉(zhuǎn)換器、數(shù)據(jù)重排模塊連接。
[0009]首先為了正確的接收ADC的高速采樣數(shù)據(jù)輸出，LVDS接收機(jī)的時(shí)鐘和數(shù)據(jù)相位差應(yīng)設(shè)為O度，因?yàn)锳DC采用并行交替采樣技術(shù)，在采樣時(shí)鐘的前半個(gè)周期，每片ADC的AD轉(zhuǎn)換器2進(jìn)行采樣，在采樣時(shí)鐘后半個(gè)周期，ADC的AD轉(zhuǎn)換器I進(jìn)行采樣，兩個(gè)AD轉(zhuǎn)換器的采樣時(shí)鐘相位相差180度。ADC采樣的數(shù)據(jù)和同步時(shí)鐘輸出的相位差為O度。
[0010]ADC選擇1:4數(shù)據(jù)輸出模式和DDR雙數(shù)據(jù)率，在2.5GSa/s采樣率下，其32位寬度的數(shù)據(jù)輸出速率為312.5MHz。ADC的數(shù)據(jù)和同步時(shí)鐘由FPGA通過(guò)LVDS接收機(jī)降頻和相位調(diào)整接收，將降速后的數(shù)據(jù)進(jìn)行數(shù)據(jù)重排存到存儲(chǔ)器中。利用LVDS接收機(jī)將ADC的采樣數(shù)據(jù)進(jìn)行四倍降速，相當(dāng)于采樣時(shí)鐘速率降低為原來(lái)的1/2，數(shù)據(jù)位寬變化為原來(lái)的4倍。將通道產(chǎn)生的觸發(fā)信號(hào)和ADC的采樣數(shù)據(jù)一同通過(guò)LVDS接收機(jī)降速接收并存儲(chǔ)，對(duì)存儲(chǔ)的觸發(fā)信號(hào)進(jìn)行判斷可以更精確地定位觸發(fā)位置。通過(guò)LVDS接收機(jī)降速接收后的采樣數(shù)據(jù)的順序和位寬都發(fā)生了變化，每個(gè)數(shù)據(jù)的位置相對(duì)原先都偏移了四個(gè)時(shí)鐘。在接收機(jī)后端增加一個(gè)數(shù)據(jù)重排模塊，將接收機(jī)的數(shù)據(jù)輸出每隔四個(gè)取一個(gè)，按照采樣時(shí)間先后順序重新排列組合，形成新的數(shù)據(jù)流。再根據(jù)檔位所需的速率存儲(chǔ)到FPGA的RAM中。
【權(quán)利要求】
1.一種針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置，其特征在于，包括ADC轉(zhuǎn)換器、LVDS接收機(jī)和數(shù)據(jù)重排模塊，LVDS接收機(jī)分別與ADC轉(zhuǎn)換器、數(shù)據(jù)重排模塊連接。
2.根據(jù)權(quán)利要求1所述的針對(duì)ADC高速采樣數(shù)據(jù)流接收的裝置，其特征在于，ADC轉(zhuǎn)換器設(shè)置兩個(gè)。
【文檔編號(hào)】H04L25/02GK103812799SQ201210447046
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2012年11月9日 優(yōu)先權(quán)日:2012年11月9日
【發(fā)明者】陸驍璐, 黃志賢 申請(qǐng)人:江蘇綠揚(yáng)電子儀器集團(tuán)有限公司