專(zhuān)利名稱(chēng)：基于fpga的數(shù)字視頻傳輸系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及ー種數(shù)字視頻傳輸系統(tǒng)，特別地，涉及ー種基于FPGA的數(shù)字視頻傳輸系統(tǒng)。
背景技術(shù)：
隨著計(jì)算機(jī)技術(shù)、網(wǎng)絡(luò)技術(shù)和多媒體技術(shù)的發(fā)展，視頻監(jiān)控系統(tǒng)正朝著數(shù)字化、網(wǎng)絡(luò)化的方向發(fā)展。全數(shù)字化視頻監(jiān)控系統(tǒng)逐漸占據(jù)了市場(chǎng)，數(shù)字視頻監(jiān)控技術(shù)也得到迅猛發(fā)展。人們對(duì)數(shù)字視頻編解碼設(shè)備提出了更高的要求，包括多路視頻接入(或輸出)；單個(gè)千兆以太網(wǎng)接入；單點(diǎn)或組播發(fā)送方式；更多的用戶(hù)可以同時(shí)調(diào)用和監(jiān)控，可靠靈活的控制和信息反饋等。同時(shí)網(wǎng)絡(luò)應(yīng)用要求的提高，對(duì)網(wǎng)絡(luò)接ロ模塊的設(shè)計(jì)需求也提出了更高的要求。對(duì) 于高度集成的設(shè)備往往需要輸入幾十路的視頻信號(hào)，并且同時(shí)有幾十個(gè)甚至上百個(gè)用戶(hù)同時(shí)登錄監(jiān)控圖像。在這種系統(tǒng)應(yīng)用中，網(wǎng)絡(luò)處理單元的工作量非常大。為了滿足日益増加的應(yīng)用需求，設(shè)備開(kāi)發(fā)商不斷提高網(wǎng)絡(luò)處理器的頻率、性能，増加緩存的容量以滿足市場(chǎng)的需求。甚至采用更昂貴的服務(wù)器系統(tǒng)來(lái)滿足網(wǎng)絡(luò)吞吐流量的要求。采用的技術(shù)也日益復(fù)雜，成本急劇增加。監(jiān)控市場(chǎng)的需求的差異性很大。根據(jù)不同的市場(chǎng)還需要進(jìn)行軟件和硬件的修改，這種情況下，需要ー種視頻傳輸系統(tǒng)能夠靈活的、按時(shí)的、便捷的完成功能修改，使產(chǎn)品及時(shí)上市。
發(fā)明內(nèi)容本實(shí)用新型的主要目的是針對(duì)現(xiàn)有網(wǎng)絡(luò)應(yīng)用要求的提高，現(xiàn)有視頻傳輸監(jiān)控系統(tǒng)不能充分滿足日益増加的應(yīng)用需求，且功能修改的便捷性欠缺，而做的進(jìn)ー步改善。本實(shí)用新型的一種基于FPGA的數(shù)字視頻傳輸系統(tǒng)，包括多路輸入接ロ邏輯模塊，F(xiàn)PGA系統(tǒng)模塊，存儲(chǔ)和緩存系統(tǒng)模塊，千兆以太網(wǎng)MAC模塊，千兆以太網(wǎng)PHY模塊，其中FPGA系統(tǒng)模塊內(nèi)加入嵌入式軟核，該嵌入式軟核包括復(fù)數(shù)個(gè)外圍設(shè)備接ロ。優(yōu)選地，所述的嵌入式軟核包括HMI接ロ模塊實(shí)現(xiàn)人機(jī)交互，F(xiàn)LASH接ロ模塊實(shí)現(xiàn)程序存儲(chǔ)功能，SRAM接ロ模塊提供程序運(yùn)行空間。優(yōu)選地，所述的嵌入式軟核單獨(dú)分配一條總線和專(zhuān)用的DMA控制邏輯模塊。優(yōu)選地，所述的FPGA系統(tǒng)模塊進(jìn)ー步包括一 IP/UDP參數(shù)設(shè)置単元模塊，利用硬件系統(tǒng)的數(shù)據(jù)緩存重復(fù)發(fā)送IP負(fù)載數(shù)據(jù)，實(shí)現(xiàn)自動(dòng)打包及發(fā)送功能。優(yōu)選地，該系統(tǒng)可連接WEB界面，支持WEB訪問(wèn)功能。優(yōu)選地，所述的FPGA系統(tǒng)模塊的芯片采用ALTERA公司型號(hào)為EP2C50F672C8芯片，所述的千兆以太網(wǎng)MAC模塊的芯片采用ASIX公司型號(hào)為AX88180芯片。優(yōu)選地，F(xiàn)LASH接ロ模塊采用AMD公司型號(hào)為AM29LV128MH94RE的芯片，SRAM接ロ模塊采用CYPRESS公司型號(hào)為CY7C1380D的芯片。[0013]本實(shí)用新型的有益效果是采用以FPGA為主的FPGA加嵌入式軟核的架構(gòu)，使本系統(tǒng)具備靈活多變的多路視頻接ロ能力，可以根據(jù)數(shù)字視頻的標(biāo)準(zhǔn)、碼率和優(yōu)先級(jí)等需求進(jìn)行靈活的配置和設(shè)計(jì)，方便的提供環(huán)回、N+M備份，復(fù)用和部分測(cè)試分析能力。相比于單獨(dú)的ASIC MCU/CPU+FPGA的架構(gòu)，F(xiàn)PGA系統(tǒng)模塊加上嵌入式軟核的架構(gòu)功能更為強(qiáng)大，包括功能結(jié)構(gòu)、數(shù)據(jù)和程序總線，片外緩存等都是可配置的，F(xiàn)PGA系統(tǒng)模塊提供全面的接ロ邏輯使嵌入式軟核和FPGA系統(tǒng)模塊上的各種模塊能夠平滑穩(wěn)定的連接。在FPGA上可用邏輯單元設(shè)計(jì)多個(gè)軟件運(yùn)算功能，并且映射在軟件系統(tǒng)的訪問(wèn)空間方便應(yīng)用程序直接調(diào)用這些指令。具有多路多格式視頻接ロ、單I P接ロ、FPGA邏輯設(shè)計(jì)適用廣泛、軟RISC架構(gòu)可靈活配置，RTOS實(shí)時(shí)操作系統(tǒng)反應(yīng)靈敏，響應(yīng)及時(shí)，整體緊湊、維護(hù)方便等特點(diǎn)，廣泛適用于數(shù)字視頻監(jiān)控領(lǐng)域。

圖I是本實(shí)用新型的系統(tǒng)結(jié)構(gòu)框圖；圖2是本實(shí)用新型FPGA系統(tǒng)模塊設(shè)計(jì)框架的結(jié)構(gòu)框圖；圖3是本實(shí)用新型嵌入式軟核RISC軟件系統(tǒng)的結(jié)構(gòu)框圖；圖4是本實(shí)用新型FPGA系統(tǒng)模塊發(fā)送指令流程框圖；圖5是本實(shí)用新型轉(zhuǎn)發(fā)指令框圖。
具體實(shí)施方式
以下參照附圖詳細(xì)描述本實(shí)用新型的技術(shù)方案。請(qǐng)參見(jiàn)圖1，本實(shí)用新型基于FPGA的數(shù)字視頻傳輸系統(tǒng)包括多路輸入接ロ邏輯模塊1，F(xiàn)PGA系統(tǒng)模塊2，存儲(chǔ)和緩存系統(tǒng)模塊3，千兆以太網(wǎng)MAC模塊4，千兆以太網(wǎng)PHY模塊5。其中多路輸入接ロ邏輯模塊I將輸入的各種視頻信號(hào)轉(zhuǎn)換成標(biāo)準(zhǔn)的串行視頻信號(hào)后，輸入上述的FPGA系統(tǒng)模塊2。FPGA系統(tǒng)模塊2包括三個(gè)主要的功能接ロ，接ロ a為串行格式視頻信號(hào)輸入接ロ，可以同時(shí)支持幾十路視頻信號(hào)輸入，接口 b連接存儲(chǔ)和緩存系統(tǒng)模塊3，接ロ c為SRAM類(lèi)型接ロ，連接千兆以太網(wǎng)MAC模塊4，其中接ロ b連接FPGA系統(tǒng)模塊2內(nèi)部的獨(dú)立數(shù)據(jù)橋A(圖中未示)，接ロ c連接FPGA內(nèi)部獨(dú)立數(shù)據(jù)橋B (圖中未示)，數(shù)據(jù)橋A和數(shù)據(jù)橋B實(shí)現(xiàn)數(shù)據(jù)傳輸和程序運(yùn)行地址空間隔離，以大幅度提高運(yùn)行效率。千兆以太網(wǎng)MAC模塊4連接千兆以太網(wǎng)PHY模塊5，實(shí)現(xiàn)輸出。參見(jiàn)圖2，為上述FPGA系統(tǒng)模塊2內(nèi)部的模塊框圖，包括數(shù)據(jù)同步模塊6，格式轉(zhuǎn)換模塊7，緩存池模塊8，狀態(tài)控制邏輯模塊9，中斷管理邏輯模塊10，HMI接ロ模塊11，F(xiàn)LASH接ロ模塊12，SRAM接ロ模塊13，RISC單元模塊14，第一 DMA控制邏輯模塊15，第二DMA控制邏輯模塊16，IP/UDP參數(shù)設(shè)置單元模塊17，GMAC接ロ單元模塊18。FPGA系統(tǒng)模塊2的內(nèi)部各模塊功能為接ロ a接收標(biāo)準(zhǔn)串行格式視頻信號(hào)，數(shù)據(jù)同步模塊6將這些信號(hào)恢復(fù)成可被數(shù)字邏輯處理的格式，按照同步鎖定原則將輸入數(shù)據(jù)按照數(shù)據(jù)幀的固有格式依次傳輸?shù)礁袷睫D(zhuǎn)換模塊7中，格式轉(zhuǎn)換模塊7將輸入的數(shù)據(jù)進(jìn)ー步轉(zhuǎn)化為適合FPGA邏輯處理的數(shù)據(jù)格式，根據(jù)配置送入緩存池模塊8，緩存池模塊8根據(jù)輸入數(shù)據(jù)的速率給每一路數(shù)據(jù)單獨(dú)分配一個(gè)合適的緩存，并且配置相應(yīng)的狀態(tài)寄存器保存在狀態(tài)控制邏輯模塊9中。RISC単元模塊14為嵌入式軟核，設(shè)置有多個(gè)外圍接ロ模塊，即HMI接ロ模塊11實(shí)現(xiàn)人機(jī)交互，F(xiàn)LASH接ロ模塊12實(shí)現(xiàn)程序存儲(chǔ)功能，SRAM接ロ模塊13提供程序運(yùn)行空間。RISC単元模塊14根據(jù)狀態(tài)控制邏輯模塊9的信息，打開(kāi)第一 DMA控制邏輯模塊15進(jìn)行數(shù)據(jù)傳輸。第一 DMA控制邏輯模塊15根據(jù)設(shè)置選擇相應(yīng)的IP/UDP參數(shù)設(shè)置単元和相應(yīng)的緩存器，將數(shù)據(jù)依次送入GMAC接ロ單元模塊18的輸出緩存。GMAC接ロ單元模塊18在網(wǎng)絡(luò)空閑的時(shí)候，將緩存的數(shù)據(jù)按照標(biāo)準(zhǔn)發(fā)出。第一 DMA控制邏輯模塊15在完成傳輸后，中斷管理邏輯模塊10給RISC単元模塊14反饋信息。RISC単元模塊14通過(guò)設(shè)置第二 DMA控制邏輯模塊16，將與網(wǎng)絡(luò)協(xié)議有關(guān)的數(shù)據(jù)包傳輸?shù)絊RAM接ロ模塊13上緩存，待網(wǎng)絡(luò)協(xié)議棧分析處理之后，再通過(guò)第二DMA控制邏輯模塊16將需返回的網(wǎng)絡(luò)協(xié)議數(shù)據(jù)包傳送到GMAC接ロ単元模塊18中。圖3是對(duì)上述RISC単元模塊14中軟件系統(tǒng)進(jìn)行描述的結(jié)構(gòu)框圖。模塊19是軟 件系統(tǒng)的各個(gè)硬件描述層。硬件描述層是根據(jù)FPGA設(shè)計(jì)中所規(guī)定的各種參數(shù)設(shè)置所總結(jié)和歸納的數(shù)據(jù)結(jié)構(gòu)。規(guī)定了 RISC訪問(wèn)硬件物理地址的方式和方法。模塊20是運(yùn)行在RISC上的RTOS操作系統(tǒng)。操作系統(tǒng)負(fù)責(zé)多任務(wù)的調(diào)用和切換。模塊21是多個(gè)設(shè)備驅(qū)動(dòng)程序，且在驅(qū)動(dòng)程序中做了特殊的設(shè)計(jì)，在必要的時(shí)候應(yīng)用層軟件能夠直接穿透驅(qū)動(dòng)層訪問(wèn)硬件系統(tǒng)。模塊21包括直接指令驅(qū)動(dòng)模塊24，該模塊由FPGA系統(tǒng)模塊2進(jìn)行邏輯設(shè)計(jì)，組成單字節(jié)命令調(diào)用。應(yīng)用層軟件可以執(zhí)行這些特殊的命令實(shí)現(xiàn)單調(diào)機(jī)器指令完成一整套的操作。模塊22為軟件系統(tǒng)的中間控制層，根據(jù)不同的功能組合成各種執(zhí)行模塊為應(yīng)用層服務(wù)。模塊23包括若干個(gè)應(yīng)用層軟件，這些應(yīng)用層軟件實(shí)現(xiàn)運(yùn)行、管理、控制和用戶(hù)界面等功能。參見(jiàn)圖4，為FPGA系統(tǒng)模塊2運(yùn)行時(shí)的發(fā)送流程，以下描述為發(fā)送流程模塊，具體如下FPGA系統(tǒng)模塊2在上電START模塊25的控制下完成對(duì)自身的配置。配置結(jié)束后FPGA初始化模塊26對(duì)片上的邏輯寄存器進(jìn)行初始化的設(shè)置。等軟件系統(tǒng)啟動(dòng)完成后，軟件系統(tǒng)的FPGA驅(qū)動(dòng)模塊34會(huì)對(duì)FPGA的邏輯寄存器再次進(jìn)行設(shè)置，配置成用戶(hù)特定的參數(shù)值。應(yīng)用軟件啟動(dòng)后，軟件的參數(shù)設(shè)置管理模塊35對(duì)FPGA的IP/UDP參數(shù)設(shè)置模塊27進(jìn)行設(shè)置。根據(jù)系統(tǒng)配置對(duì)IP/UDP參數(shù)設(shè)置模塊中的每一路數(shù)據(jù)寄存設(shè)置不同的IP/UDP參數(shù)。運(yùn)行管理模塊36啟動(dòng)發(fā)送開(kāi)始模塊29。根據(jù)運(yùn)行管理模塊的要求，準(zhǔn)備發(fā)送相應(yīng)通道的數(shù)據(jù)。IP頭格式轉(zhuǎn)換模塊29將IP/UDP參數(shù)設(shè)置中存儲(chǔ)的參數(shù)取出，并且組合成標(biāo)準(zhǔn)的IP數(shù)據(jù)包頭。IP包轉(zhuǎn)換模塊30將緩存池中對(duì)應(yīng)的數(shù)據(jù)格式轉(zhuǎn)換成IP包的排列次序，并且和準(zhǔn)備好的IP數(shù)據(jù)包頭拼接成完整的IP數(shù)據(jù)包。根據(jù)網(wǎng)絡(luò)等待模塊37和GMAC準(zhǔn)備完成模塊31的信息，運(yùn)行管理模塊36通過(guò)直接指令驅(qū)動(dòng)模塊38對(duì)DMA傳輸I模塊32發(fā)出輸出命令。DMA傳輸I完成將IP數(shù)據(jù)輸出到GMAC的緩存。在數(shù)據(jù)傳輸完成后，狀態(tài)清理模塊33將之前參與傳輸?shù)膸讉€(gè)模塊狀態(tài)清除，以備再次被調(diào)用。緩存池初始化模塊40在上電之后完成對(duì)緩存池的分配。緩存池狀態(tài)模塊41監(jiān)控輸入的數(shù)據(jù)緩存占用的狀態(tài)，根據(jù)相關(guān)使能標(biāo)志以及各種工作狀態(tài)，決定是否提出告警。轉(zhuǎn)換格式中斷模塊42接收各個(gè)緩存器的狀態(tài)整合后根據(jù)優(yōu)先級(jí)此處提交給緩存池狀態(tài)模塊39。緩存池狀態(tài)模塊39將告警信息填寫(xiě)在相應(yīng)的寄存器位置，然后發(fā)出不可屏蔽中斷。在中斷被處理之后恢復(fù)寄存器的狀態(tài)。圖5顯示了本實(shí)用新型轉(zhuǎn)發(fā)指令流程，以下描述為轉(zhuǎn)發(fā)流程模塊，這套指令能夠?qū)崿F(xiàn)簡(jiǎn)單快速的多次轉(zhuǎn)發(fā)功能。當(dāng)需要實(shí)現(xiàn)IP數(shù)據(jù)包復(fù)制轉(zhuǎn)發(fā)的時(shí)候，系統(tǒng)會(huì)按照正常的流程完成第一次IP數(shù)據(jù)包的發(fā)送流程。當(dāng)?shù)谝淮伟l(fā)送完成模塊43檢測(cè)到發(fā)送完成，并且獲取轉(zhuǎn)發(fā)復(fù)制請(qǐng)求的有關(guān)參數(shù)后，就會(huì)進(jìn)入轉(zhuǎn)發(fā)流程。第一歩先判斷驅(qū)動(dòng)程序是否返回空閑標(biāo)志，如果獲取標(biāo)志就啟動(dòng)進(jìn)入內(nèi)嵌指令ホ旲塊45,否則進(jìn)入等待ホ旲塊44延時(shí)后在判定。內(nèi)嵌指令會(huì)中斷網(wǎng)絡(luò)驅(qū)動(dòng)的進(jìn)程，保持網(wǎng)絡(luò)模塊的狀態(tài)。內(nèi)嵌指令先重新獲取網(wǎng)絡(luò)模塊緩存的入口地址，也就是第一次傳輸?shù)腎P數(shù)據(jù)包的啟示位置地址。接著調(diào)用IP包轉(zhuǎn)換模塊46。將需要轉(zhuǎn)發(fā)的目標(biāo)IP地址寫(xiě)入FPGA的緩存中轉(zhuǎn)換和組合成標(biāo)準(zhǔn)的IP數(shù)據(jù)包頭，通過(guò)DMA傳輸I模塊47寫(xiě)入網(wǎng)絡(luò)模塊的緩存。最后再次啟動(dòng)網(wǎng)絡(luò)模塊的發(fā)送功能，將新的IP數(shù)據(jù)頭和第一次傳輸時(shí)緩存的數(shù)據(jù)負(fù)載一起發(fā)送出去。這樣就完成了一次復(fù)制轉(zhuǎn)發(fā)的功能。如果還有轉(zhuǎn)發(fā)的需求就在此執(zhí)行這個(gè)循環(huán)直至轉(zhuǎn)發(fā)次數(shù)完成模塊48退出。退出之后進(jìn)入發(fā)送結(jié)束模塊50。在這個(gè)模塊中會(huì)恢復(fù)網(wǎng)絡(luò)模塊的狀態(tài)，清除標(biāo)志和恢復(fù)掛起的中斷。最·后退出內(nèi)嵌指令模塊49完成恢復(fù)網(wǎng)絡(luò)驅(qū)動(dòng)的工作，將中斷網(wǎng)絡(luò)驅(qū)動(dòng)的進(jìn)程繼續(xù)執(zhí)行下去。優(yōu)選地，對(duì)于重復(fù)和循環(huán)的數(shù)據(jù)搬移處理需求，可用FPGA邏輯實(shí)現(xiàn)，并且單獨(dú)分配一條總線和專(zhuān)用的DMA控制器，可以降低軟核RISC単元模塊14的運(yùn)算壓力。因此增強(qiáng)了系統(tǒng)工作的穩(wěn)定性、可靠性和靈活性；優(yōu)選地，系統(tǒng)支持WEB訪問(wèn)功能，用戶(hù)可通過(guò)標(biāo)準(zhǔn)WEB界面對(duì)系統(tǒng)進(jìn)行訪問(wèn)和控制，同時(shí)也可通過(guò)WEB界面對(duì)模塊程序進(jìn)行升級(jí)。WEB訪問(wèn)功能使對(duì)本系統(tǒng)的訪問(wèn)、控制和維護(hù)直觀方便，簡(jiǎn)單易用。優(yōu)選地，F(xiàn)PGA芯片采用ALTERA公司型號(hào)為EP2C50F672C8芯片。千兆以太網(wǎng)MAC芯片采用ASIX公司型號(hào)為AX88180芯片。存儲(chǔ)和緩存系統(tǒng)包括FLASH、SDRAM和SRAM，用作程序存儲(chǔ)、工作數(shù)據(jù)存儲(chǔ)等功能，F(xiàn)LASH采用AMD公司型號(hào)為AM29LV128MH94RE芯片，SDRAM采用MICRON公司型號(hào)為MT48LC8M32芯片，SRAM采用CYPRESS公司型號(hào)為CY7C1380D本實(shí)用新型的基于FPGA的數(shù)字視頻傳輸系統(tǒng)適用于嵌入式設(shè)計(jì)的多視頻輸入和單網(wǎng)ロ輸出的全數(shù)字視頻監(jiān)控系統(tǒng)。采用以FPGA為主的FPGA加嵌入式軟核CPU的架構(gòu)，使本系統(tǒng)具備靈活多變的多路視頻接ロ能力，可以根據(jù)數(shù)字視頻的標(biāo)準(zhǔn)、碼率和優(yōu)先級(jí)等需求進(jìn)行靈活的配置和設(shè)計(jì)，方便的提供環(huán)回、N+M備份，復(fù)用和部分測(cè)試分析能力；相比于單獨(dú)的ASIC MCU/CPU+FPGA的架構(gòu)，F(xiàn)PGA系統(tǒng)模塊2加上嵌入式軟核的架構(gòu)功能更為強(qiáng)大，包括功能結(jié)構(gòu)、數(shù)據(jù)和程序總線，片外緩存等都是可配置的，F(xiàn)PGA系統(tǒng)模塊2提供全面的接ロ邏輯使嵌入式軟核和FPGA系統(tǒng)模塊上的各種模塊能夠平滑穩(wěn)定的連接。在FPGA上可用邏輯單元設(shè)計(jì)多個(gè)軟件運(yùn)算功能，并且映射在軟件系統(tǒng)的訪問(wèn)空間方便應(yīng)用程序直接調(diào)用這些指令。本實(shí)用新型具有多路多格式視頻接ロ、單IP接ロ、FPGA邏輯設(shè)計(jì)適用廣泛、軟RISC架構(gòu)可靈活配置，RTOS實(shí)時(shí)操作系統(tǒng)反應(yīng)靈敏，響應(yīng)及時(shí)，整體緊湊、維護(hù)方便等特點(diǎn)，廣泛適用于數(shù)字視頻監(jiān)控領(lǐng)域。雖然本實(shí)用新型的基于FPGA的數(shù)字視頻傳輸系統(tǒng)已參照當(dāng)前的具體實(shí)例進(jìn)行了描述，但是本技術(shù)領(lǐng)域的技術(shù)人員應(yīng)該認(rèn)識(shí)到，以上的實(shí)例僅是用來(lái)說(shuō)明本實(shí)用新型，在沒(méi)有脫離本實(shí)用新型精神的 情況下還可作出各種等效的變化和修改都將落在本實(shí)用新型的權(quán)利要求書(shū)的范圍內(nèi)。
權(quán)利要求1.一種基于FPGA的數(shù)字視頻傳輸系統(tǒng)，包括多路輸入接口邏輯模塊，F(xiàn)PGA系統(tǒng)模塊，存儲(chǔ)和緩存系統(tǒng)模塊，千兆以太網(wǎng)MAC模塊，千兆以太網(wǎng)PHY模塊，其特征在于，所述的FPGA系統(tǒng)模塊內(nèi)加入嵌入式軟核，該嵌入式軟核包括復(fù)數(shù)個(gè)外圍設(shè)備接口。
2.根據(jù)權(quán)利要求I所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，所述的嵌入式軟核包括HMI接口模塊實(shí)現(xiàn)人機(jī)交互，F(xiàn)LASH接口模塊實(shí)現(xiàn)程序存儲(chǔ)功能，SRAM接口模塊提供程序運(yùn)行空間。
3.根據(jù)權(quán)利要求2所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，所述的嵌入式軟核單獨(dú)分配一條總線和專(zhuān)用的DMA控制邏輯模塊。
4.根據(jù)權(quán)利要求3所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，所述的FPGA系統(tǒng)模塊進(jìn)一步包括一 IP/UDP參數(shù)設(shè)置單元模塊，利用硬件系統(tǒng)的數(shù)據(jù)緩存重復(fù)發(fā)送IP負(fù)載數(shù)據(jù)，實(shí)現(xiàn)自動(dòng)打包及發(fā)送功能。
5.根據(jù)權(quán)利要求4所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，該系統(tǒng)可連接WEB界面，支持WEB訪問(wèn)功能。
6.根據(jù)權(quán)利要求I所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，所述的FPGA系統(tǒng)模塊的芯片采用ALTERA公司型號(hào)為EP2C50F672C8芯片，所述的千兆以太網(wǎng)MAC模塊的芯片采用ASIX公司型號(hào)為AX88180芯片。
7.根據(jù)權(quán)利要求2所述的基于FPGA的數(shù)字視頻傳輸系統(tǒng)，其特征在于，F(xiàn)LASH接口模塊采用AMD公司型號(hào)為AM29LV128MH94RE的芯片，SRAM接口模塊采用CYPRESS公司型號(hào)為CY7C1380D 的芯片。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種基于FPGA的數(shù)字視頻傳輸系統(tǒng)，包括多路輸入接口邏輯模塊，F(xiàn)PGA系統(tǒng)模塊，存儲(chǔ)和緩存系統(tǒng)模塊，千兆以太網(wǎng)MAC模塊，千兆以太網(wǎng)PHY模塊，其中FPGA系統(tǒng)模塊內(nèi)加入嵌入式軟核，該嵌入式軟核包括復(fù)數(shù)個(gè)外圍設(shè)備接口。
文檔編號(hào)H04N7/18GK202524513SQ20122013117
公開(kāi)日2012年11月7日 申請(qǐng)日期2012年3月31日 優(yōu)先權(quán)日2012年3月31日
發(fā)明者何丹, 穆萬(wàn)里 申請(qǐng)人:上海通信技術(shù)中心