專利名稱：一種rru時鐘測試窗的制作方法
技術領域：
—種RRU時鐘測試窗技術領域[0001]本發(fā)明涉及無線通訊系統(tǒng)，特別涉及基站射頻拉遠單元外部接口功能及定義。
背景技術：
[0002]分布式基站主要由基帶處理單元BBU和射頻拉遠單元RRU組成。RRU (射頻拉遠單元)需要和BBU或RRU (RRU級聯(lián)情況下)進行時鐘同步，使得全網基站是同步的，同步的參考信號主要是61. 44MHz和10ms。61. 44MHz用于頻率準確度和穩(wěn)定度的檢測，IOms用于同步時間檢測。時鐘信號的頻偏和相位偏移達到一定程度后，系統(tǒng)將無法正常工作，并對其它同頻小區(qū)產生干擾。[0003]目前，RRU結構和功能上無時鐘測試窗，無可支持測試的時鐘接口。如要測試RRU 同步性能，要拆開RRU外殼、拆開收發(fā)信單板，對照原理圖和PCB找到61. 44MHz和IOms的引腳，手動飛線，焊接標準接口，從LMT等端口縫隙中和外部測試儀表連接；或直接通過LMT 接口中多余硬件資源引出。對每臺待測RRU整機都重復此工作，隨著RRU支持級聯(lián)后，測試難度將劇增。按照現有條件，商用局測試對時鐘同步的宣稱指標也無法得以有力的驗證，不利于優(yōu)勢指標的有力競爭。開站布網以后，網管操作維護接收到基站時鐘相關告警影響時， 只能拆卸整機下站定位，工程維護難度和成本較大。發(fā)明內容[0004]本實用新型的目的在于提供一種RRU時鐘測試窗，通過RRU時鐘測試窗來測試時鐘恢復性能，不需要打開RRU外殼，在收發(fā)信板飛線，同時減少了信號損傷，降低了測試難度和環(huán)境搭建難度，極大地提高了測試效率和測試結果的可靠性；并且，當網管操作維護接收到時鐘相關告警后，此測試窗可作為時鐘相關故障的檢測端口，無需拆卸RRU，可利用便攜式儀表定位相關故障，減少了工程維護費用。[0005]根據本實用新型的一個方面，提供了一種RRU時鐘測試窗，包括[0006]收發(fā)信板接口電路，用于接入RRU收發(fā)信板輸出的測試信號；[0007]連接所述收發(fā)信板接口電路的測試窗接口電路，用于接入所述測試信號，并將其輸出至外部測試設備，以便進行外部測試。[0008]進一步地，所述收發(fā)信板接口電路包括時間對外接口和頻率對外接口。[0009]優(yōu)選地，所述時間對外接口包括[0010]連接收發(fā)信板FPGA的IOms對外接口，用于接入FPGA輸出的IOms的測試信號；[0011]連接收發(fā)信板第一級鎖相環(huán)電路的PLL61. 44MHz對外接口，用于接入第一級鎖相環(huán)電路輸出的去抖的測試信號。[0012]優(yōu)選地,所述頻率對外接口包括[0013]依次連接收發(fā)信板的FPGA和時鐘buffer的FPGA61. 44MHz對外接口，用于接入 FPGA輸出的61. 44MHz的測試信號；[0014]連接收發(fā)信板混頻器的本振LO對外接口，用于接入混頻器輸出的測試信號。[0015]進一步地，所述測試窗接口電路包括時間檢測接口和頻率檢測接口。[0016]優(yōu)選地，所述時間檢測接口包括[0017]通過時鐘線纜連接所述IOms對外接口的IOms檢測接口，用于將所述IOms的測試信號輸出至外部測試設備；[0018]通過時鐘線纜連接所述PLL61. 44MHz對外接口的PLL61. 44MHz檢測接口，用于將所述去抖的測試信號輸出至外部測試設備。[0019]優(yōu)選地,所述頻率檢測接口包括[0020]通過時鐘線纜連接所述FPGA61. 44MHz對外接口的FPGA61. 44MHz檢測接口，用于將所述61. 44MHz的測試信號輸出至外部測試設備；[0021]通過時鐘線纜連接所述本振LO對外接口的本振LO檢測接口，用于將所述頻器輸出的測試信號輸出至外部測試設備。[0022]優(yōu)選地，所述收發(fā)信板接口電路設置在單板上。[0023]優(yōu)選地，所述測試窗接口電路位于RRU外殼上。[0024]優(yōu)選地，所述測試窗接口電路位于RRU上半殼手柄一側。[0025]與現有技術相比較，本實用新型的有益效果在于[0026]I.通過RRU時鐘測試窗來測試時鐘恢復性能，不需要打開RRU外殼，在收發(fā)信板飛線。[0027]2.采用標準接口后，使得信號傳輸路徑阻抗得到匹配，減少了信號損傷，同時也減少了測試難度和環(huán)境搭建難度。[0028]3.在產品維護、商用局測試和版本測試中，極大的提高了測試效率和測試結果的可靠性。[0029]4.當網管操作維護接收到時鐘相關告警后，此測試窗可作為時鐘相關故障的檢測端口，無需拆卸RRU，可利用便攜式儀表定位相關故障，減少了工程維護費用。


[0030]圖I是本實用新型提供的一種RRU時鐘測試窗結構圖；[0031]圖2是本實用新型提供的一種收發(fā)信板與測試窗口連接圖。
具體實施方式
[0032]
以下結合附圖對本實用新型的優(yōu)選實施例進行詳細說明，應當理解，以下所說明的優(yōu)選實施例僅用于說明和解釋本發(fā)明，并不用于限定本實用新型。[0033]圖I顯示了本實用新型實施例提供了一種RRU時鐘測試窗結構圖，如圖I所示， 本實用新型提出一種時鐘測試窗設計時鐘測試窗位于RRU的上半殼手柄一側，信號直接從收發(fā)信單板布線引出。如圖2所示，在該窗中有？ 6么61.44] 取、？1^61.44]\1取、本振11)和 IOms檢測接口。其中PLL61. 44MHz和IOms檢測用于同步測試；FPGA61. 44MHz和本振LO與前面兩個信號共同完成故障定位；在RRU殼體內，通過時鐘線與收發(fā)信板連接，收發(fā)信板內通過PCB走線和時鐘信號buffer將待測時鐘信號引向單板邊緣接口(接口位置不限于單板邊緣，可在單板任何位置)。如圖I和2所示。對各個接口的結構和功能說明如下[0034]FPGA61. 44MHz :FPGA輸出的61. 44MHz輸出通過帶鎖相環(huán)的時鐘buffer，分出一路作為時鐘頻率測試信號FPGA61. 44MHz，將時鐘信號線通過PCB單板走線引致邊緣或板內某點的對外接口，通過時鐘線與時鐘測試窗接口相連，測試窗的接口可于外部儀表相連進行測試。[0035]PLL61. 44MHz PLL61. 44MHz直接從第一級鎖相環(huán)的輸出引出，檢測經過第一級鎖相環(huán)去抖后的時鐘信號情況，將時鐘信號線通過PCB單板走線引致邊緣或板內某點的對外接口，通過時鐘線與時鐘測試窗接口相連，測試窗的接口可于外部儀表相連進行測試。[0036]本振LO :將混頻器本振信號的測試端口通過收發(fā)信單板布線直接，引致邊緣或板內某點的對外接口，通過時鐘線與時鐘測試窗接口相連，測試窗的接口可于外部儀表相連進行測試。[0037]IOms檢測將FPGA生成IOms的時鐘信號，通過收發(fā)信單板布線，引致邊緣或板內某點的對外接口，通過時鐘線與時鐘測試窗接口相連，測試窗的接口可于外部儀表相連進行測試。[0038]圖2顯示了本實用新型提供了一種收發(fā)信板與測試窗口連接圖，如圖所示，一種收發(fā)信板與測試窗口連接圖包括[0039]收發(fā)信板接口電路，用于接入RRU收發(fā)信板輸出的測試信號；[0040]連接所述收發(fā)信板接口電路的測試窗接口電路，用于接入所述測試信號，并將其輸出至外部測試設備，以便進行外部測試。[0041]進一步地，所述收發(fā)信板接口電路包括時間對外接口和頻率對外接口。[0042]優(yōu)選地，所述時間對外接口包括[0043]連接收發(fā)信板FPGA的IOms對外接口，用于接入FPGA輸出的IOms的測試信號；[0044]連接收發(fā)信板第一級鎖相環(huán)電路的PLL61. 44MHz對外接口，用于接入第一級鎖相環(huán)電路輸出的去抖的測試信號。[0045]優(yōu)選地,所述頻率對外接口包括[0046]依次連接收發(fā)信板的FPGA和時鐘buffer的FPGA61. 44MHz對外接口，用于接入 FPGA輸出的61. 44MHz的測試信號；[0047]連接收發(fā)信板混頻器的本振LO對外接口，用于接入混頻器輸出的測試信號。[0048]進一步地，所述測試窗接口電路包括時間檢測接口和頻率檢測接口。[0049]優(yōu)選地，所述時間檢測接口包括[0050]通過時鐘線纜連接所述IOms對外接口的IOms檢測接口，用于將所述IOms的測試信號輸出至外部測試設備；[0051]通過時鐘線纜連接所述PLL61. 44MHz對外接口的PLL61. 44MHz檢測接口，用于將所述去抖的測試信號輸出至外部測試設備。[0052]優(yōu)選地,所述頻率檢測接口包括[0053]通過時鐘線纜連接所述FPGA61. 44MHz對外接口的FPGA61. 44MHz檢測接口，用于將所述61. 44MHz的測試信號輸出至外部測試設備；[0054]通過時鐘線纜連接所述本振LO對外接口的本振LO檢測接口，用于將所述頻器輸出的測試信號輸出至外部測試設備。[0055]
以下結合附圖和實施例進行詳細說明[0056]實施案例I，IOms相位信息檢測，如圖I和圖2所示[0057]步驟一在收發(fā)信單板上直接將RRU接口 FPGA對應引腳PCB布線引出，在單板邊緣或內部通過接口輸出，再通過時鐘線直接和時鐘測試窗引腳連接。[0058]步驟二 10ms輸出端口通過測試線纜和示波器輸入端BNC接口相連，作為被測信號。[0059]實施案例2，IOms作為下一級RRU IOms參考。如圖I和圖2所示[0060]步驟一 10ms信號，通過測試線纜，連接到示波器的BNC接口。[0061]步驟二 在示波器上設置此通道的輸入為觸發(fā)通道。[0062]實施案例3，測試FPGA61. 44MHz，如圖I和圖2所示[0063]步驟一通過收發(fā)信單板PCB布線，將FPGA恢復的61. 44MHz信號引出，通過一個時鐘buffer —分二，其中一路布線到單板邊緣或其他位置，通過接口和FPGA61. 44MHz測試接口相連。[0064]步驟二 FPGA61. 44MHz接口和外部儀表連接，作為被測信號。[0065]實施案例4，PLL61. 44MHz，如圖I和圖2所示[0066]步驟一通過收發(fā)信單板PCB布線，將頻綜系統(tǒng)第一級去抖鎖相環(huán)的輸出布線引出，通過時鐘線與PLL61. 44MHz測試端口相連。[0067]步驟二 PLL61. 44MHz接口和外部儀表連接，作為被測信號。[0068]實施案例5，本振LO測試，如圖I和圖2所示[0069]步驟一通過收發(fā)信單板PCB布線,在收發(fā)共本振的情況可,直接通過時鐘buffer 分路后，直接引出。在收發(fā)不共本振的時候,發(fā)射本振和接收本振共同引出，通過切換開關實現發(fā)射和接收本振的切換，開關的輸出直接布線至單板邊緣或其他位置，通過時鐘線將其與LO測試引腳相連。[0070]步驟二 本振LO測試接口通過變準線纜和串行數據分析儀SDA直接相連，完成相位噪聲的測量，進而分析其對射頻指標的影響程度。[0071]實施案例6，時鐘故障定位，如圖I和圖2所示[0072]步驟一利用便攜式儀表，測試FPGA61. 44MHz信號的頻率準確度，是否滿足設計指標。[0073]步驟二 利用便攜式儀表，測試PLL61. 44MHz信號的頻率準確度，是否滿足設計指標。[0074]步驟三利用便攜式儀表，測試本振LO信號的頻率準確度和頻率范圍，是否滿足設計指標。[0075]盡管上文對本實用新型進行了詳細說明，但是本實用新型不限于此，本技術領域技術人員可以根據本發(fā)明的原理進行各種修改。因此，凡按照本發(fā)明原理所作的修改，都應當理解為落入本發(fā)明的保護范圍。
權利要求1.一種RRU時鐘測試窗,其特征在于,包括 收發(fā)信板接口電路，用于接入RRU收發(fā)信板輸出的測試信號； 連接所述收發(fā)信板接口電路的測試窗接口電路，用于接入所述測試信號，并將其輸出至外部測試設備，以便進行外部測試。
2.根據權利要求I所述的RRU時鐘測試窗，其特征在于，所述收發(fā)信板接口電路包括時間對外接口和頻率對外接口。
3.根據權利要求2所述的RRU時鐘測試窗，其特征在于，所述時間對外接口包括 連接收發(fā)信板FPGA的IOms對外接口，用于接入FPGA輸出的IOms的測試信號； 連接收發(fā)信板第一級鎖相環(huán)電路的PLL61. 44MHz對外接口，用于接入第一級鎖相環(huán)電路輸出的去抖的測試信號。
4.根據權利要求3所述的RRU時鐘測試窗，其特征在于，所述頻率對外接口包括 依次連接收發(fā)信板的FPGA和時鐘buffer的FPGA61. 44MHz對外接口，用于接入FPGA輸出的61. 44MHz的測試信號； 連接收發(fā)信板混頻器的本振LO對外接口，用于接入混頻器輸出的測試信號。
5.根據權利要求4所述的RRU時鐘測試窗，其特征在于，所述測試窗接口電路包括時間檢測接口和頻率檢測接口。
6.根據權利要求5所述的RRU時鐘測試窗，其特征在于，所述時間檢測接口包括 通過時鐘線纜連接所述IOms對外接口的IOms檢測接口，用于將所述IOms的測試信號輸出至外部測試設備； 通過時鐘線纜連接所述PLL61. 44MHz對外接口的PLL61. 44MHz檢測接口，用于將所述去抖的測試信號輸出至外部測試設備。
7.根據權利要求6所述的RRU時鐘測試窗，其特征在于，所述頻率檢測接口包括 通過時鐘線纜連接所述FPGA61. 44MHz對外接口的FPGA61. 44MHz檢測接口，用于將所述61. 44MHz的測試信號輸出至外部測試設備； 通過時鐘線纜連接所述本振LO對外接口的本振LO檢測接口，用于將所述頻器輸出的測試信號輸出至外部測試設備。
8.根據權利要求1-7任意一項所述的RRU時鐘測試窗，其特征在于，所述收發(fā)信板接口電路設置在單板上。
9.根據權利要求1-7任意一項所述的RRU時鐘測試窗，其特征在于，所述測試窗接口電路位于RRU外殼上。
10.根據權利要求9所述的RRU時鐘測試窗，其特征在于，所述測試窗接口電路位于RRU上半殼手柄一側。
專利摘要本實用新型公開了一種RRU時鐘測試窗，包括收發(fā)信板接口電路，用于接入RRU收發(fā)信板輸出的測試信號；連接所述收發(fā)信板接口電路的測試窗接口電路，用于接入所述測試信號，并將其輸出至外部測試設備，以便進行外部測試。本實用新型通過RRU時鐘測試窗來測試時鐘恢復性能，不需要打開RRU外殼，在收發(fā)信板飛線，同時減少了信號損傷，降低了測試難度和環(huán)境搭建難度，極大地提高了測試效率和測試結果的可靠性；并且，當網管操作維護接收到時鐘相關告警后，此測試窗可作為時鐘相關故障的檢測端口，無需拆卸RRU，可利用便攜式儀表定位相關故障，減少了工程維護費用。
文檔編號H04J3/06GK202818314SQ20122047503
公開日2013年3月20日 申請日期2012年9月18日 優(yōu)先權日2012年9月18日
發(fā)明者陳杰, 田宏 申請人:中興通訊股份有限公司