專利名稱：H.264高清數字視頻實時編碼系統(tǒng)的制作方法
技術領域：
本實用新型涉及數字視頻處理技術領域，特別是一種H.264高清數字視頻實時編碼系統(tǒng)。
背景技術：
目前存在多種視頻壓縮標準，H.264/AVC是由IS0/IEC運動圖像專家組(MPEG)與ITU 一 T視頻編碼專家組(VCEG)聯手制定的最新視頻編碼標準。其主要特點是具有更高的編碼效率和更好的網絡適應性。與目前最流行的MPEG-2壓縮標準相比，在相同重構圖像質量條件下，H.264/AVC大約能節(jié)約50%的碼流。H.264/AVC優(yōu)異的性能使其在高清數字電視廣播、視頻實時通信等方面有著廣泛的應用前景。由于H.264編碼算法的高復雜度性，在編碼系統(tǒng)實現上，目前主要有基于FPGA解決方案、基于DSP解決方案以及采用ASIC方案等方法。FPGA與DSP方案使用方便靈活，但相對成本較高。
發(fā)明內容有鑒于此，本實用新型的目的是提供一種H.264高清數字視頻實時編碼系統(tǒng)，它相對于MPEG-2編碼系統(tǒng)，在同等圖像質量下，具有更高效的壓縮效率和更可靠的網絡傳輸特性。本實用新型采用以下方案實現:一種H.264高清數字視頻實時編碼系統(tǒng)，其特征在于包括:一視頻輸入接口模塊，用以高清視頻信號的采集、色彩空間轉換和上下采樣；一 H.264編碼模塊，該H.264編碼模塊的輸入端與所述視頻輸入接口模塊連接，對所述視頻輸入接口模塊輸出的信號進行實時編碼；一 TS流輸出模塊，該TS流輸出模塊將所述H.264編碼模塊輸出的并行TS數據流轉換成高速串行輸出；以及一嵌入式微處理器模塊，該嵌入式微處理器模塊通過控制總線與所述的視頻輸入接口模塊、H.264編碼模塊、TS流輸出模塊連接；所述的嵌入式微處理器模塊還連接有IXD顯示模塊、一調試接口和一網絡監(jiān)控模塊。在本實用新型一實施例中，還包括本地監(jiān)控接口電路，所述的本地監(jiān)控接口電路與所述的嵌入式微處理器模塊連接。在本實用新型一實施例中，還包括面板控制電路，所述的面板控制電路與所述的嵌入式微處理器模塊連接。在本實用新型一實施例中，所述的視頻輸入接口模塊HDMI高清視頻輸入接口和模擬視頻輸入接口。本實用新型是一種針對H.264標準的高清數字視頻實時壓縮編碼系統(tǒng)，本實用新型專利的特點有:系統(tǒng)采用了高效的視頻接收接口和H.264專用編碼芯片，能夠保證在對輸入高清視頻信號進行采集/轉換以及編碼壓縮時的準確性和的實時性；采用了功能豐富的主控和操作系統(tǒng)，使得系統(tǒng)具有本地監(jiān)控、網絡監(jiān)控、LCD顯示和面板控制等功能，可滿足用戶對系統(tǒng)的多樣性操作。其不僅可應用于視頻廣播編碼、媒體網管、視頻監(jiān)控等商用產品中，而且也可用于數字媒體適配器、高清視頻會議終端、IP視頻電話和高清網絡攝像機等消費類產品中。此外，本實用新型設計不僅電路簡單，系統(tǒng)體積小，而且同時具有功耗低、成本低等特點。

圖1是本實用新型的系統(tǒng)結構框圖。圖2是本實用新型實施例的具體結構框圖。圖3是視頻輸入接口模塊主要芯片的功能結構圖。圖4是視頻輸入接口模塊控制軟件流程圖。圖5是H.264編碼模塊中H.264實時編碼芯片功能結構圖。圖6是嵌入式微處理器模塊初始化配置流程圖。圖7是系統(tǒng)控制軟件流程圖。圖8是系統(tǒng)面板控制方式流程圖。
具體實施方式
以下結合附圖及實施例對本實用新型做進一步說明。如圖1所示，一種H.264高清數字視頻實時編碼系統(tǒng)，其特征在于包括:一視頻輸入接口模塊，用以高清視頻信號的采集、色彩空間轉換和上下采樣；一 H.264編碼模塊，該
H.264編碼模塊的輸入端與所述視頻輸入接口模塊連接，對所述視頻輸入接口模塊輸出的信號進行實時編碼；一 TS流輸出模塊，該TS流輸出模塊將所述H.264編碼模塊輸出的并行TS數據流轉換成高速串行輸出；以及一嵌入式微處理器模塊，該嵌入式微處理器模塊通過控制總線與所述的視頻輸入接口模塊、H.264編碼模塊、TS流輸出模塊連接；所述的嵌入式微處理器模塊還連接有IXD顯示模塊、一調試接口和一網絡監(jiān)控模塊。請參照圖2，圖2是本實用新型實施例的具體結構框圖，在本實施例中，主要由視頻輸入接口模塊11、TS流輸出模塊13、H.264編碼模塊12、嵌入式微處理器模塊15、IXD顯示模塊16、調試接口 17、網絡監(jiān)控模塊16、本地監(jiān)控接口電路19、面板控制20等組成。其中LCD顯示模塊16負責實時顯示編碼系統(tǒng)的運行狀態(tài)，包括指示固件錯誤，視頻格式錯誤，視頻丟失，當前編碼視頻的分辨率和碼率等。調試接口 17，負責對系統(tǒng)的控制軟件進行下載和調試，具有升級系統(tǒng)的功能。本系統(tǒng)支持高清視頻信號(1920X1080P、1920X10801、1440X 10801、1280X720p)和標清視頻信號的H.264視頻格式的實時編碼。嵌入式微處理器模塊的MCU采用基于ARM9內核的S3C2440，利用SiI9135芯片設計了 HDMI高清視音頻輸入接口，并運用ADV7401、CS5361設計了模擬視音頻輸入接口，ASI輸出接口則通過CY7B923實現。從HDMI輸入的視音頻數據以及經過AD轉換的視頻音頻信號都送到FSTD16211中進行輸入信號的選擇，MCU通過設置XOE端，選擇不同的視音頻數據信號進行實時編碼。另夕卜，用戶通過以太網接口，實時對編碼系統(tǒng)進行監(jiān)視和控制，獲取編碼系統(tǒng)的工作狀態(tài)并對編碼參數進行配置。[0025]為了讓一般技術人員更好的理解本實用新型，下面針對本實用新型應用的各模塊結合軟件流程做進一步說明，要說明的是，本實用新型要求保護的是硬件電路結構特征，對于軟件的描述不要求保護。請繼續(xù)參見圖2，圖中視頻輸入接口模塊11，包括HDMI高清視頻輸入接口和模擬視頻輸入接口。HDMI具有高速信號傳輸和帶寬利用率高等特點，可以實現未壓縮的高分辨率視頻和多聲道音頻數據的穩(wěn)定傳輸。系統(tǒng)采用支持HDMI1.3規(guī)范的專用芯片SiI9135，其芯片結構如圖3所示。該芯片在音頻上支持DTS — HD和Dolby True HD格式；在視頻上支持10位/12位的顏色深度和1080P@60Hz視頻格式。芯片內部具有預先編程的HDCP密鑰，可提供高級別的HDCP密鑰安全機制。模擬視頻輸入采用ADV7401來實現，ADV7401是高性能的單片多格式視頻解碼器，內置采樣頻率高140 MHz的ADC。本實用新型具有多個模擬視頻輸入端口，包括有S-video、YPbPr、CVBS接口標準，最高支持1080i的高清視頻信號輸入，允許PAL、NTSC、SECAM的標準視頻，輸出YCrCb的數字視頻信號將送到ASIC編碼器中進行編碼。該視頻輸入接口模塊的控制軟件流程如圖3所示。初始化工作完成后，MCU發(fā)出熱檢測使能信號，芯片進入等待HDMI信號的工作狀態(tài)。當有效的HDMI線纜接入時，軟件通過檢測相關寄存器識別有信號輸入的TMDS通道口并使能相應的DDC通道。HDMI發(fā)送端在DDC通道使能后通過讀取和解析EDID，選擇一種能夠被支持的音視頻信號進行傳輸。隨后軟件進入等待HDCP認證步驟，這個過程大概需要100ms。HDCP認證通過后，HDMI中相關的寄存器被置位，HDCP解密模塊開始對TMDS的視頻數據解碼。如果接收到的視頻信號是穩(wěn)定并且是被支持的，軟件開始通過AVI中的視頻輔助信息包識別輸入視頻的格式和計算視頻同步信息，并配置與色彩空間轉換、上/下采樣和信號輸出相關的寄存器。當HDMI1300收到穩(wěn)定的音頻信號后，軟件通過AVI中的音頻輔助信息包計算音頻采樣率Fs和音頻時鐘MCLK，配置輸出I2S/SPDIF音源、音頻FIFO映射圖和音頻輸出通道等。視音頻模塊配置完成后，啟動相關的輸出模塊，輸出符合要求的音視頻信號到編碼器模塊進行壓縮編碼處理。H.264編碼模塊12采用MB86H56芯片實現，其內部電路組成框圖如圖5所示，主要包括視頻編解碼、音頻編解碼，視音頻輸入輸出接口、系統(tǒng)復用解復用以及主機控制接口等模塊。該芯片視頻輸入和輸出支持SMPTE274M、SMPTE296M-2001以及ITU-R BT.656-4標準，支持高清視頻信號1920 X 1080P、1920 X 10801、1280 X 720p和標清視頻信號，音頻信號輸入輸出則通過I2S實現。主機控制接口 HOST工作于串行或者并行方式，外部MCU可以通過該接口完成對該編碼芯片的參數設置與控制。TS流輸出模塊13通過ASI接口實現，采用CY7B923芯片。CY7B923是一種用于點對點之間高速串行數據通信的發(fā)送芯片，可兼容DVB-AS1、光纖、IBM ESCON及SMPTE-259M等多種傳輸協議，適用于光纖、同軸電纜和雙絞線等傳輸媒介。編碼模塊輸出的TS流通過CY7B923完成數據流數據到ASI信號的編碼，輸出270Mbps的串行信號，然后通過脈沖變壓器芯片完成ASI信號的驅動及稱合輸出。嵌入式微處理器模塊15用于控制整個系統(tǒng)的工作過程，采用嵌入式單芯片系統(tǒng)S3C2440實現。S3C2440是基于一個支持實時仿真和跟蹤的16/32位ARM9 TDM1-STM CPU。對代碼規(guī)模有嚴格控制的應用可使用16位Thumb模式將代碼規(guī)模降低超過30%，而性能的損失卻很小。其內部包含16 KB靜態(tài)RAM、256KB Flash存儲器、2個UART、高速I2C接口(400 kbit/s)、2個SPI接口、9個外部中斷。內部還集成了向量中斷控制器，可配置優(yōu)先級和向量地址；其外部存儲器接口可將存儲器配置成4組，每組的容量達16Mb，數據寬度為8/16/32位。S3C2440外部存儲器接口配置成4組，分別接Flash、SRAM、實時編碼芯片以及以太網控制器，每個模塊的起始地址分別為0x80000000、0x81000000、0x82000000以及0x83000000,分別通過四個外部存儲器配置寄存器BCFGO——BCFG4進行設置。在控制軟件0S14設計方面，采用嵌入式操作系統(tǒng)Linux實現，軟件流程分為初始化配置和系統(tǒng)運行控制兩個模塊。該軟件模塊主要完成視頻音頻輸入接口的初始化，ASI輸出接口初始化、以太網以及編碼芯片的初始化，并根據面板以及以太網接口進行編碼參數配置。編碼參數主要包括視頻格式的選擇，壓縮碼率、視音頻PID以及PCR PID等。初始化配置流程如下圖6所示，初始化完成了系統(tǒng)通信接口功能的配置，主要的應用函數有:串口初始化，I2C初始化SPI初始化，定時器初始化以及LED狀態(tài)初始化等。初始化工作完成之后，系統(tǒng)運行控制如圖7所示，進入系統(tǒng)主循環(huán)h264system_run O函數，它完成了系統(tǒng)功能控制和狀態(tài)信息處理，是整個控制軟件的核心。網絡監(jiān)控模塊18、本地監(jiān)控接口電路19和面板控制20，滿足系統(tǒng)能夠通過本地PC或者網絡實時獲取編碼系統(tǒng)的檢測數據和工作狀態(tài)，并對編碼方式、編碼圖像的質量、碼率、分辨率等進行控制。本地控制主要采用UART。面板控制方式如圖8所示，在MCU上開辟了三個按鍵，分別是=SWl-通道切換、SW2-操作模式切換、SW3-編碼的開始/結束。遠程控制利用以太網方式實現。本設計基于SNMP協議，SNMP是工作在UDP協議之上，使用UDP傳輸服務來實現數據報傳送。網絡管理站對編碼器狀態(tài)的監(jiān)視和控制主要通過查詢代理MIB中相應對象的值來完成，要獲得編碼狀態(tài)時，管理站向編碼器代理發(fā)送GetRequest，GetNextRequest報文，設置編碼器時則發(fā)送SetRequest報文，代理都以GetResponse報文應答。本新型設計同時利用代理向管理站發(fā)出陷阱的方式產生Trap報文，為編碼設備向管理站報告故障和狀態(tài)變化提供了通道。以上所述僅為本實用新型的較佳實施例，凡依本實用新型申請專利范圍所做的均等變化與修飾，皆應屬本實用新型的涵蓋范圍。
權利要求1.一種H.264高清數字視頻實時編碼系統(tǒng)，其特征在于包括: 一視頻輸入接口模塊，用以高清視頻信號的采集、色彩空間轉換和上下采樣； 一 H.264編碼模塊，該H.264編碼模塊的輸入端與所述視頻輸入接口模塊連接，對所述視頻輸入接口模塊輸出的信號進行實時編碼； 一 TS流輸出模塊，該TS流輸出模塊將所述H.264編碼模塊輸出的并行TS數據流轉換成高速串行輸出；以及 一嵌入式微處理器模塊，該嵌入式微處理器模塊通過控制總線與所述的視頻輸入接口模塊、H.264編碼模塊、TS流輸出模塊連接；所述的嵌入式微處理器模塊還連接有IXD顯示模塊、一調試接口和一網絡監(jiān)控模塊。
2.根據權利要求1所述的H.264高清數字視頻實時編碼系統(tǒng)，其特征在于:還包括本地監(jiān)控接口電路，所述的本地監(jiān)控接口電路與所述的嵌入式微處理器模塊連接。
3.根據權利要求1所述的H.264高清數字視頻實時編碼系統(tǒng)，其特征在于:還包括面板控制電路，所述的面板控制電路與所述的嵌入式微處理器模塊連接。
4.根據權利要求1所述的H.264高清數字視頻實時編碼系統(tǒng)，其特征在于:所述的視頻輸入接口模塊HDMI高清視頻輸入接口和模擬視頻輸入接口。
專利摘要本實用新型涉及一種H.264高清數字視頻實時編碼系統(tǒng)，其特征在于包括一視頻輸入接口模塊，用以高清視頻信號的采集、色彩空間轉換和上下采樣；一H.264編碼模塊，該H.264編碼模塊的輸入端與所述視頻輸入接口模塊連接，對所述視頻輸入接口模塊輸出的信號進行實時編碼；一TS流輸出模塊，該TS流輸出模塊將所述H.264編碼模塊輸出的并行TS數據流轉換成高速串行輸出；以及一嵌入式微處理器模塊。本實用新型采用了高效的視頻接收芯片和H.264多媒體處理芯片，能夠保證對輸入高清視頻信號進行采集/轉換以及編碼壓縮時的準確性和的實時性；其不僅電路簡單，系統(tǒng)體積小，而且同時具有功耗低、成本低等特點。
文檔編號H04N7/50GK203057365SQ201220607839
公開日2013年7月10日 申請日期2012年11月17日 優(yōu)先權日2012年11月17日
發(fā)明者鄭明魁, 蘇凱雄, 楊秀芝, 蘇財貴 申請人:福州大學